基于A(yíng)RM的可定制MCU可承擔FPGA的工作

如今的產(chǎn)品生命周期可能短至六個(gè)月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢幾乎是不可能的。定制ASIC的設計周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長(cháng)。另外，標準單元ASIC還具有NRE費用(非重復工程成本)，對于基本的0.13微米設計，該成本約為30萬(wàn)美元，而對于具有復雜IP內容的90nm設計將超過(guò)100萬(wàn)美元。因而當每年的批量小于10萬(wàn)片時(shí)，從經(jīng)濟角度看就不具有可行性。

　　為此人們研發(fā)出了平臺化或結構化ASIC，它們具有預設計的IP塊和可編程的ASIC門(mén)，可顯著(zhù)降低成本并縮短設計周期。這種方案將設計周期從一年甚至更長(cháng)的時(shí)間縮短到幾個(gè)月，還將NRE成本降低到大約15萬(wàn)美元，不過(guò)與門(mén)陣列相關(guān)的較大尺寸使得單片成本過(guò)高而無(wú)法補償NRE。

　　利用現成的標準微控制器來(lái)實(shí)現設計通常會(huì )較快且具有較高的成本效益，許多微控制器都是系統級芯片(SoC)，能夠提供大量的網(wǎng)絡(luò )功能和人機接口功能，例如LCD控制器和相機接口。這些現成的SoC常常具有所有功能，性能高且成本低，采用基于單元的ASIC即可實(shí)現。但是， 需要硬件加速的一些設計中要求一些高強度運算的功能，如Turbo編碼、GPS環(huán)形解調器和圖形處理等，它們都需要用硬件實(shí)現。未來(lái)發(fā)展趨勢是利用FPGA來(lái)實(shí)現這些DSP功能。由于工藝技術(shù)的進(jìn)步，這種設計的成本將明顯降低，而且幾乎有完全取代平臺ASIC。

　　不過(guò)，FPGA也有一些缺點(diǎn)，最顯著(zhù)的是功耗高，執行速度慢，FPGA中IP的安全性也相對較差。盡管其成本下降很快，但當批量達到1萬(wàn)片時(shí)，其批量成本就不再下降了。因此FPGA還比較貴。

　　目前有種新的ASIC技術(shù)，它采用一種金屬-可編程的單元結構(MPCF)，所實(shí)現的硅片效率與單元ASIC相當(在130nm工藝上為170K-210K門(mén)/mm2)。例如，在130nm工藝節點(diǎn)，利用MCPF實(shí)現一個(gè)D觸發(fā)器(DFF)所用的硅片面積與標準單元相比幾乎相同(圖1：用130nm MPCF和130nm 標準單元實(shí)現的D觸發(fā)器)。

　　目前正在利用MPCF技術(shù)開(kāi)發(fā)可定制的微控制器，它不僅具有單元ASIC的超低單片成本優(yōu)勢，還具備結構化ASIC的低NRE和不到兩個(gè)月設計周轉期的優(yōu)點(diǎn)?；旧?，具有SoC級集成度的現有MCU結合金屬化可編程單元結構就可用來(lái)實(shí)現可定制的SoC平臺。

　　作為這種可定制微處理器的一個(gè)例子，它采用了基于200 MHz ARM926EJ-S的現有MCU，帶有用于確定性處理且均為16 Kbytes的緊耦合程序和數據高速緩存，32 Kbytes的附加SRAM，32 Kbytes的ROM以及支持網(wǎng)絡(luò )、數據傳輸、人機接口的外設，并增加了一個(gè)等效于28K 或 56K FPGA LUTs (250K 或 500K 可布線(xiàn) ASIC門(mén))的金屬化可編程塊(MP)。(圖2- AT91CAP9方框圖)。器件上已有的外設包括USB 主機和器件、10/100 以太網(wǎng)MAC、LCD控制器、用于連接CAN、MCI和SPI總線(xiàn)的圖像傳感接口。

　　圖1：用130nm MPCF和130nm 標準單元實(shí)現的D觸發(fā)器。