時(shí)序關(guān)聯(lián)/質(zhì)理檢驗方針助縮短開(kāi)發(fā)周期

在工程的世界里，決定往往源自于深層分析。簡(jiǎn)單的決定可能需要幾天、幾周、甚至幾個(gè)月的縝密研究。不信問(wèn)下你的工程師朋友，聽(tīng)聽(tīng)他(她)在決定買(mǎi)哪臺攝像機或筆記本電腦上花了多少時(shí)間，很可能他(她)花在研究產(chǎn)品規格、閱讀產(chǎn)品評價(jià)和在商店購買(mǎi)產(chǎn)品的時(shí)間要比你所有其他朋友全加起來(lái)還要多。令人吃驚的是，這種對細節的重視并不只出現在工程師工作本身，例如：新的簽核時(shí)序工具的質(zhì)量檢驗故事。讓我們探討下這一現象的原因所在，描述工程師應采用哪些步驟檢驗新工具的質(zhì)量。

　　在理想世界里，設計師總是有時(shí)間有專(zhuān)業(yè)知識來(lái)運行SPICE級關(guān)聯(lián)，但事實(shí)上是時(shí)間也不夠、專(zhuān)業(yè)知識也不足。產(chǎn)品開(kāi)發(fā)周期總是很短，這讓設計師大部分的時(shí)間都要耗在產(chǎn)品開(kāi)發(fā)上，而且從學(xué)校新鮮出爐的SPICE技經(jīng)過(guò)多年數字設計后已逐漸變質(zhì)。依賴(lài)于自身所熟悉的知識，設計師可使用其現有靜態(tài)時(shí)序分析工具(STA)作為新工具質(zhì)量檢驗的參考。

　　經(jīng)過(guò)15年多的時(shí)間，時(shí)序簽核世界已被Synopsys的PrimeTime (PT)所主宰;不計其數的設計師通過(guò)使用這款工具成功完成了投片，同時(shí)通過(guò)這款工具所生產(chǎn)的可用芯片也無(wú)法估量。在某種意義上，PrimeTime已成為了作為時(shí)序黃金標準的SPICE的一個(gè)代表。在28及28納米以下工藝節點(diǎn)，這不是一個(gè)必需做出的安全合理的假設，許多的工程師正在尋找替代方案。

　　下一代STA工具對比PrimeTime的缺陷所在

　　遺憾的是，新時(shí)序簽核工具的評估流程并不完善。在多數情況下，工程師只對比較新工具與PT感興趣，很少關(guān)心它們的SPICE關(guān)聯(lián)。具體原因有以下幾點(diǎn)：

　　1. 工程師可能不具備進(jìn)行SPICE關(guān)聯(lián)的專(zhuān)業(yè)知識;

　　2. 工程師的確沒(méi)時(shí)間進(jìn)行SPICE級關(guān)聯(lián);

　　3. 設計通過(guò)使用PT成功完成投片已有多年時(shí)間，因此相比PT，新工具想要“足夠好”需具備很高的舒適度。

　　沒(méi)有SPICE關(guān)聯(lián)，工程師更是無(wú)從得知其設計在芯片中運作情況。他們只能假設，芯片可用就意味著(zhù)其STA工具是精確的，但事實(shí)上是有幾個(gè)因素可掩蓋住精度差的情況的同時(shí)仍生成可用芯片。動(dòng)態(tài)電壓降容限、同步開(kāi)關(guān)輸出噪音(SSO)、溫度/電壓和工藝的片上變異(OCV)及用于提取角點(diǎn)的悲觀(guān)主義傾向均可形成一個(gè)大型的安全網(wǎng)絡(luò )，完全掩蓋了工具的不精確性。如芯片是在工藝窗口中間制造的話(huà)，那么這點(diǎn)就尤為明顯。確保SPICE關(guān)聯(lián)可實(shí)現更小的容限、更少的過(guò)度設計以及更好的功耗。

　　與其它時(shí)序器關(guān)聯(lián)勢必造成許多問(wèn)題，使得需求難以得到滿(mǎn)足。最明顯的障礙就是中性黃金參考的缺乏以及PT所呈現的基線(xiàn)參考的不斷變化。近年來(lái)，“精度”一直讓步于“運行時(shí)間”，到最后還是以增加保守性為代價(jià)的前提下做出犧牲以改善運行時(shí)間。但即便今天的事實(shí)標準不會(huì )一個(gè)季度一變，但時(shí)序關(guān)聯(lián)仍將是項非常困難的任務(wù)。由于目前的多數時(shí)序器都是以漸近波形評估(AWE)為基礎，因此他們全都具有自身進(jìn)行串擾延時(shí)建模的秘密武器(secret sauce)。這也使得在黃金參考為其秘密武器護航時(shí)也會(huì )有問(wèn)題存在。此外，為了更精確的關(guān)聯(lián)，設計師必須以完全相同的方式運行這些工具。這些關(guān)聯(lián)變量可分為兩種類(lèi)型：

　　控制設置

　　控制設置數量多、變化大，包括串擾延時(shí)計算的干擾源過(guò)濾。在這一領(lǐng)域，必須同等設置的變量有好幾個(gè)，其中包括耦和電容干擾源比率、Vdd焊塊高度百分比和干擾源窗口過(guò)濾。此外，關(guān)鍵網(wǎng)絡(luò )重選標準是適當比較一個(gè)時(shí)序器與另一個(gè)時(shí)序器的關(guān)鍵。眾所周知，所有時(shí)序器均是在首次時(shí)序窗口融合迭代就具有“生就的保守性”。這會(huì )導致無(wú)時(shí)序問(wèn)題的路徑的匹配難度的提高，因為它們的計算采用的是保守的啟發(fā)式方式。稍微的不精確性不會(huì )導致路徑失效，但將會(huì )給運行時(shí)間帶來(lái)顯著(zhù)影響。

　　串擾建模

　　即便每款工具都采用了其最精確的算法，基于干擾源感應噪音沖擊的計算原理，工具本身仍具有無(wú)關(guān)聯(lián)性。當受干擾對象網(wǎng)絡(luò )在單次傳輸中不止一次交叉開(kāi)關(guān)閾值時(shí)管理延時(shí)計算就是會(huì )引入錯誤的另一個(gè)例子。重點(diǎn)在于：除非所有EDA供應商都集中在一起，同意采用串擾建模算法作為標準算法，否則這些工具將永不可能完全關(guān)聯(lián)在一起。(使用SPICE作為黃金參考?也許。哦，等等，那要做的工作就太多了!)

　　Tekton作為微捷碼的下一代靜態(tài)時(shí)序分析工具，較PrimeTime和Cadence ETS提供了壓倒性性能優(yōu)勢，同時(shí)還致力于與類(lèi)似SPICE的傳統參考工具的關(guān)聯(lián)。PrimeTime固有的SPICE關(guān)聯(lián)的不確定性以及最多快上5倍的Tekton運行時(shí)間已大大降低了“什么是PrimeTime的可接受關(guān)聯(lián)”這一門(mén)檻，只要你能解釋清楚異常值。

　　簽核質(zhì)量檢驗

　　工程師要做些什么來(lái)檢驗一款新工具的質(zhì)量呢，比如Tekton的“簽核”精確性?歷史和經(jīng)驗告訴我們，STA工具間關(guān)聯(lián)將不會(huì )比2-3%的路徑延時(shí)更好。為什么呢?因為大多數，如非全部的話(huà)，供應商都會(huì )聲明其工具精度是2-3%的SPICE。SPICE有準備以某些形式提供給每家供應商使用，供應商可對其工具進(jìn)行微調以配合SPICE要求。如果2-3%的SPICE是在理想狀態(tài)下可獲得的最佳值，那么當沒(méi)有共享部分時(shí)一家供應商的工具與與另一家供應商相比可更好上多少呢?好不了太多。據統計，如果你有看到平均和標準偏差值，那么關(guān)聯(lián)情況將會(huì )更好很多。這是因為超出統計范圍的異常值的分析工作可以通過(guò)使用SPICE級分析技術(shù)來(lái)完成。在這些情況下可以證明的是：在許多場(chǎng)合，甚至PrimeTime都一直是錯誤的。

　　簽核質(zhì)量檢驗隨后會(huì )變得更符合單一系列關(guān)聯(lián)標準。第一步，達成一個(gè)合理的統計關(guān)聯(lián)目標;所謂一個(gè)合理目標是指，它將在目前簽核工具聲明的(SPICE相關(guān)的)同樣錯誤范圍之內。出于上述已討論過(guò)的原因，這可比設置絕對精度目標更可取得多。例如：當目前工具精確性?xún)H在75ps的SPICE以?xún)葧r(shí)，試圖獲得50ps的現有簽核工具時(shí)序關(guān)聯(lián)性就顯得徒勞無(wú)功。第二步，查看SPICE相關(guān)的異常值。EDA供應商需讓設計工程師更容易做到這點(diǎn)。伴隨有路徑上串擾的SPICE關(guān)聯(lián)至少是項瑣碎煩人的工作。一旦達成這兩個(gè)步驟，那么多數工程師將會(huì )有信心在生產(chǎn)中使用新工具進(jìn)行時(shí)序流程中除了最終時(shí)序運行以外的每個(gè)部分。以新技術(shù)測試芯片的首選是采用單一簽核工具，因為通過(guò)在企業(yè)內運行芯片并控制電壓和溫度可以減輕風(fēng)險性。芯片成功是最終簽核質(zhì)量檢驗和采用的最后一個(gè)步驟。

　　作為業(yè)界最新一代的STA工具，Tekton將在目前領(lǐng)先的集成器件制造商(IDM)、無(wú)晶圓半導體公司和代工廠(chǎng)中吸引新的合約。擁有這個(gè)傾向于與基于SPICE的參考標準進(jìn)行比較的新合約，這些公司將有信心能夠充分采用和利用Tekton的卓越技術(shù)，包括高性能多線(xiàn)程、并發(fā)多模多角分析以及大量其它功能。