基于DSP TMS 3 2 0F2 8 1 2的智能接口板設計
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雙端口RAM芯片有兩套完全獨立的數據線(xiàn)、地址線(xiàn)和讀寫(xiě)控制線(xiàn)，因而可使兩個(gè)處理器分時(shí)獨立訪(fǎng)問(wèn)其內部RAM資源。由于兩個(gè)CPU同時(shí)訪(fǎng)問(wèn)時(shí)的仲裁邏輯電路全部集成在雙端口RAM內部，因而需要實(shí)際設計的電路比較簡(jiǎn)單。雙端口RAM內一般都有一個(gè)總線(xiàn)搶占優(yōu)先級比較器，只要雙CPU不同時(shí)訪(fǎng)問(wèn)同一存儲單元，那么較先送出地址的CPU將擁有該單元的本次訪(fǎng)問(wèn)優(yōu)先權，而另一個(gè)CPU的地址與讀寫(xiě)信號將被屏蔽掉，同時(shí)通過(guò)busy引腳告知該CPU以使之根據需要對該單元重新訪(fǎng)問(wèn)或撤銷(xiāo)訪(fǎng)問(wèn)。
共享存儲器選用雙口內存IDT7027，存儲容量為32k×16bit。共享存儲器具有兩組獨立的地址、控制、I／O引腳，允許從任一組引腳發(fā)出的信號對內存中的任何位置進(jìn)行讀或寫(xiě)的異步訪(fǎng)問(wèn)。雙口內存IDT7027具有防止雙口競爭的功能，該功能可以免去為避免雙口競爭增加的硬件邏輯，通過(guò)使用芯片上的信號量可以獲得芯片的控制權，只有獲權的一組引腳上的信號才能訪(fǎng)問(wèn)內存，另外通過(guò)信號量的使用還可以將雙口內存劃分為大小不同的區。
在此模塊設計中，雙口存儲器一邊由DSP處理器控制，另一邊由PCI總線(xiàn)進(jìn)行控制，而芯片本身自帶的BUSY通過(guò)邏輯設計接READY來(lái)實(shí)現雙口存儲器產(chǎn)生競爭時(shí)的應答。
·雙口存儲器讀操作訪(fǎng)問(wèn)
雙口存儲器的讀操作時(shí)序如圖3所示，／CE為讀寫(xiě)數據操作的片選信號，低電平有效；／OE為輸出控制信號，由系統讀信號控制，低電平有效；／UB、／LB是高／低字節有效控制信號，低電平有效，設計中將這兩信號下拉；R／*W信號在讀操作中保持高電平。本文引用地址：http://dyxdggzs.com/article/150897.htm
·雙口存儲器寫(xiě)操作訪(fǎng)問(wèn)
雙口存儲器的寫(xiě)操作時(shí)序如圖4所示，／CE為寫(xiě)數據操作的片選信號，低電平有效；／UB、／LB是高／低字節有效控制信號，低電平有效，設計中將這兩信號下拉；R／*W為輸入控制信號，由系統寫(xiě)信號控制，低電平有效。
·雙口存儲器BUSY,信號使用及時(shí)序
A／B通道對雙口存儲器的某一個(gè)單元同時(shí)進(jìn)行訪(fǎng)問(wèn)時(shí)會(huì )出現競爭風(fēng)險，要避免這種情況的出現必須對訪(fǎng)問(wèn)信號判斷優(yōu)先級，IDT7025雙口存儲器通過(guò)自身硬件的BUSY信號引腳告知該CPU以使之根據需要對該單元重新訪(fǎng)問(wèn)或撤消訪(fǎng)問(wèn)，其操作時(shí)序如圖5所示，BUSY信號低電平有效，R／W為讀寫(xiě)信號。
1．2 時(shí)鐘和復位電路
1．2．1 時(shí)鐘電路
F2812處理器上有基于PLL的時(shí)鐘模塊，為器件及各種外設提供時(shí)鐘信號。鎖相環(huán)有4位倍頻設置位，可以為處理器提供各種頻率的時(shí)鐘。時(shí)鐘模塊提供兩種操作模式，如圖6所示。
內部振蕩器：如果使用內部振蕩器，則必須在x1／XCLKIN和X2引腳之間連接一個(gè)石英晶體；
外部時(shí)鐘：如果使用外部時(shí)鐘，可以把時(shí)鐘信號直接接到X1／XCLKIN引腳上，X2懸空。
外部XPLLDIS引腳用來(lái)選擇系統時(shí)鐘源。當XPLLDIS為低電平時(shí)，系統直接采用外部時(shí)鐘作為系統時(shí)鐘；當XPLLDIS為高電平時(shí)，外部時(shí)鐘經(jīng)過(guò)PLL倍頻后，為系統提供時(shí)鐘。系統通過(guò)鎖相環(huán)控制寄存器來(lái)選擇鎖相環(huán)的工作模式和倍頻系數，如表2所示。
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