高性能32位移位寄存器單元的設計

　　這種結構M位移位器所需的級數是log 2M每一級都由兩根信號線(xiàn)(shn和sh n#)控制數據的傳輸，數據在第i級要么移動(dòng)2 i位或者不移動(dòng)。 樹(shù)狀移位器如圖3所示。

　　這種結構的優(yōu)點(diǎn)是：(1)晶體管數目少， n位移器所需晶體管數目為2×n×log n(傳輸門(mén)部分采用CMOS實(shí)現)，版圖面積小于矩陣移位器;(2)控制信號shN～sh0本身就是二進(jìn)制表示,不需要額外的譯碼單元。缺點(diǎn)是：數據通路所需經(jīng)過(guò)的開(kāi)關(guān)管數目太多，M位移位器所需的級數是log 2M，因此導致延時(shí)太大。

　　3.2 矩陣-樹(shù)狀結構移位器

　　由上面的分析我們可以看出，如果所設計的處理器為16位以下CPU，那其移位器不管采用上述哪種方案都能達到要求，但當數據寬度到32位以上，從功耗，速度及版圖面積考慮以上方案的固有缺點(diǎn)就會(huì )顯得非常突出。在本設計中，移位寄存器的實(shí)際輸入為64位，為結合矩陣結構的優(yōu)點(diǎn)(速度快、版圖規整)和樹(shù)狀結構的優(yōu)點(diǎn)(晶體管數目少、譯碼簡(jiǎn)單)，我們在設計中采用矩陣-樹(shù)狀結構整個(gè)移位寄存器的是由雙總線(xiàn)輸入，即輸入64位，表1中列舉了不同級別比例的矩陣-樹(shù)狀結構所需晶體管數目(n1為tree的級數，n2為matrix的控制線(xiàn)，n3為matrix中用的晶體管數目)。經(jīng)過(guò)綜合考慮，我們采用第2行的矩陣-樹(shù)狀級別比例，即矩陣部分最大能實(shí)現8位移位，樹(shù)狀部分最大能實(shí)現4位移位。

　　經(jīng)過(guò)各方面綜合考慮，我們所設計的移位寄存器的前級為矩陣結構部分(輸入數據為64位，控制信號8位)，由這一部分形成一36位的數據送入下一級樹(shù)狀結構(輸入數據為36位，控制信號2位)部分再完成剩余的4位移位，形成32位輸出數據。結構簡(jiǎn)圖如圖4所示。

　　在這個(gè)結構中，后級的樹(shù)狀移位器最高實(shí)現3 位移位。輸入的2bit信號為2進(jìn)制碼，這兩位由移位計數器sh4～sh0直接將最低兩位送入(在后一節將介紹)。前級的矩陣結構完成64位輸入36位輸出，我們設64位數據輸入由Abus,Bbus提供，如圖5所示。每一小格代表4位數據。這64位數據送入矩陣移位器后，根據計數器的高三位sh4～sh2 進(jìn)行譯碼對其進(jìn)行4，8，12，16，20，24，28，32中的一種移位(對應8bits中的一位為高)。形成36位的數據輸出送入下級樹(shù)狀移位器以完成剩余位數的移位。36位數據輸出格式如圖6所示。其中COUNT表示總共移位數。

　　4 指令的預處理及移位類(lèi)指令的實(shí)現

　　在我們設計的這片CPU中，需要對INTEL的 X86系列移位類(lèi)指令進(jìn)行兼容。因此移位寄存器單元需要在周?chē)g碼和鎖存單元的配合下，要能在一個(gè)指令節拍內實(shí)現ROL，ROR，RCL，RCR， SHL，SHR，SAR，其中RCL，RCR實(shí)現了帶標志位C的移位(指令說(shuō)明見(jiàn)文獻[4])。因此需由處理器的控制單元在每類(lèi)移位指令移位之前進(jìn)行指令的預處理。

　　4.1 移位寄存器單元總體結構

　　最終設計出的移位寄存器單元總體結構如圖7 所示，其中其核心部分的矩陣-樹(shù)狀結構的移位寄存器就是使用上一節所描述的結構。記數器中的數據(sh4～sh0)在移位上一拍由Bbus寫(xiě)入，并進(jìn)行譯碼，其中低兩位(sh1，sh0)直接送樹(shù)狀結構移位部分，高三位(sh4,sh3,sh2)經(jīng)過(guò)譯碼產(chǎn)生8位控制信號送入矩陣移位部分。Abus和Bbus輸入鎖存器能鎖存32位數據輸入，并根據不同指令的要求進(jìn)行操作，對指令進(jìn)行預處理。移位結果送ALU輸出鎖存器，并對CF寄存器進(jìn)行設置。

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