基于DDS+PLL技術(shù)的頻率合成器的設計

摘要：介紹了一種頻率合成技術(shù)的設計與實(shí)現，基于DDS與PLL的技術(shù)產(chǎn)生高頻信號頻率。該頻率合成器由高性能DDS芯片AD9852與鎖相環(huán)芯片ADF4360-7構成。該方案控制簡(jiǎn)單、編程靈活、可靠性高，且產(chǎn)生的信號具有輸出頻率高、分辨率高、頻譜純等優(yōu)點(diǎn)。
關(guān)鍵詞：DDS；鎖相環(huán)；FPGA

0 引言
頻率合成技術(shù)是近代電子系統和裝備的重要組成部分，在無(wú)線(xiàn)電技術(shù)和電子系統的各個(gè)領(lǐng)域均得到了廣泛的應用。頻率合成即把若干個(gè)穩定的標準頻率經(jīng)過(guò)“加、減、乘、除”四則運算，產(chǎn)生一系列新的具有同樣穩定度和準確度的頻率的過(guò)程。目前的頻率合成的基本方法包括：直接頻率合成(DS)、間接頻率合成(IS)以及直接數字頻率合成技術(shù)(DDS)。直接數字頻率合成是將數字處理的技術(shù)與方法引入信號合成領(lǐng)域的一項新技術(shù)，它從相位的概念出發(fā)進(jìn)行頻率合成，通過(guò)DSP或FPCA對DDS輸出波形的頻率、幅度、相位實(shí)行精確的控制。本文采用DDS與PLL相結合的方式，并在FPGA的控制下，產(chǎn)生高頻率、高分辨率以及短頻率轉換時(shí)間的信號波形。

1 方案擬定
1．1 DDS基本原理
典型的DDS由四部分構成，分別為：N位相位累加器、波形存儲器、數／模轉換器和低通濾波器。其原理為：由一個(gè)高穩定的晶體振蕩器提供參考時(shí)鐘頻率，用于DDS中各部分同步工作。將頻率控制字K送入相位累加器的輸入端，相位累加器在參考時(shí)鐘的作用下，按照頻率控制字K對頻率進(jìn)行線(xiàn)性相位取樣；對波形存儲器尋址，使相位碼轉換為相應的波形幅度碼；再經(jīng)過(guò)數模轉換器得到模擬的階梯波；最后經(jīng)低通濾波器得到所需頻率的波形。
設fc為參考時(shí)鐘頻率，頻率控制字為K，N是相位累加器的字長(cháng)，則


1．2 DDS+PLL技術(shù)的優(yōu)勢
DDS具有極高的頻率分辨率、近似實(shí)時(shí)的頻率轉換時(shí)間、任意波形的輸出和便于程控等特點(diǎn)，但其合成頻率較低，則限制了它的應用范圍。而PLL具有的頻帶寬、工作頻率高、頻譜純等優(yōu)點(diǎn)正好可以彌補DDS的不足之處。兩者的結合，不僅簡(jiǎn)化了電路、減少了硬件的使用量，同時(shí)還降低了功耗。
DDS的輸出信號作為PLL的參考頻率源，使得輸出具有較高的頻率分辨率，同時(shí)PLL作為一個(gè)可編程的倍頻器，可將DDS產(chǎn)生的頻率倍頻到所需要的頻率范圍。當鎖相環(huán)鎖定的時(shí)候，頻率合成器的輸出頻率為：

其中fc為DDS的時(shí)鐘頻率，K為DDS的頻率控制字，N為DDS的相位累加器字長(cháng)。
通過(guò)(5)式可知，基于DDS與PLL技術(shù)的頻率合成器中，DDS可以輸出一個(gè)低頻信號，通過(guò)PLL的倍頻合成后達到高頻信號的輸出范圍，與此同時(shí)系統輸出的信號也能有較高的頻率分辨率。

2 頻率合成器實(shí)現
2．1 方案設計
本設計采用DDS激勵PLL的方式實(shí)現頻率從低頻倍頻至高頻。其中，DDS芯片選取AD公司生產(chǎn)的AD9852，PLL芯片選取AD公司生產(chǎn)的ADF43 60-7芯片。外部通過(guò)FPGA對DDS實(shí)現控制工作，其無(wú)限次反復編程的功能保證了DDS波形產(chǎn)生的持續時(shí)間大于鎖相環(huán)的捕捉時(shí)間，從而產(chǎn)生
所需的輸出頻率。
AD9852的DDS系統有雙48 bit可編程頻率寄存器，在數據進(jìn)入正弦查表之前截斷，只對高17位進(jìn)行正弦查表，最后再由內部集成的12 bit DAC產(chǎn)生模擬信號輸出。它的內核部分最高可以工作在300 MHz，時(shí)鐘信號可直接或者間接通過(guò)可編程時(shí)鐘乘法器(4×—20×)輸入內核，通過(guò)間接的方式降低外部時(shí)鐘的頻率，而內核的時(shí)鐘頻率保持不變。本設計基于間接時(shí)鐘輸入的方式，以30 MHz外部有源晶體振蕩器提供穩定的時(shí)鐘頻率輸入，通過(guò)內部可編程時(shí)鐘乘法器進(jìn)行4倍頻，保證了工作頻率為120 MHz。
鎖相環(huán)輸出部分采用的是ADF4360-7芯片，其輸出頻率從350 MH～1 800 MHz，且內部集成VCO，可由外部電感值的改變選擇不同的工作頻段。主要由低噪聲數字鑒相器、可編程分頻器R(14 bit)、可編程A(5 bit)、B(13 bit)寄存器和一個(gè)雙模分頻器(P／P+1分別為8／9，16／17)構成。其合成的分頻比滿(mǎn)足：N=B×P+A，其中，B≥A且N≥(P2-P)。