DSP實(shí)現EAS掃頻信號源設計

　　軟件的流程如圖5所示，主要包括復位、初始化、寫(xiě)頻率字和控制字等部分。

　　初始化部分包括對DSP多通道緩沖串行口的初始化及其配置和對AD9834寫(xiě)入控制字，應設置多通道緩沖串行口工作模式和DDS的SLEEP、RE-SET、SIGNPIB、HLB等位。在該系統設計中，AD9834采用串行控制比特位方式選擇相位、頻率寄存器;PIN/SW=0.選擇控制字模式;FSEI=0，選擇使用頻率寄存器0(FREQ0);D13=0,將28位的頻率寄存器分成2個(gè)14位的寄存器工作，且頻率字的高14位和低14位可以獨立改變。由于系統要求在上電后立即工作，故將AD9834的RESET引腳接低電平。必要時(shí)，也可以由系統中的其他模塊如CPID控制DDS啟動(dòng)。SDATA、SCLK和FSYNC 3個(gè)引腳向AD9834中寫(xiě)數據和控制字。當FSYNC=0時(shí)，表示正向AD9834寫(xiě)入1個(gè)新字，并將在下1個(gè)SCL.K的下降沿讀人第1位，其余的位在隨后的SCLK的下降沿讀入，經(jīng)過(guò)16個(gè)SCLK下降沿后，置 FSYNC=1，實(shí)現了DSP對AD9834的控制。

　　由于將C5410的McBSP配置為時(shí)鐘停止模式，串口接收控制寄存器SPCRl的時(shí)鐘停止模式位cLKSTP和串口引腳控制寄存器PCR的發(fā)送時(shí)鐘極性位CLKXP配置為CLKSTP=11，CLKXP=1(時(shí)鐘開(kāi)始于下降沿，有延時(shí))，因此，發(fā)送時(shí)鐘模式引腳設為內部時(shí)鐘輸出(BCLKX=I);采樣率發(fā)生器時(shí)鐘源來(lái)自CPU時(shí)鐘(CLKSM=I);發(fā)送幀同步模式引腳設置為輸出(FSXM=1);發(fā)送幀同步極性引腳設置為低電平有效(FSXP=1);發(fā)送時(shí)鐘極性設置為下降沿采樣 (CLKXP=1);數據發(fā)送和接收延時(shí)時(shí)間為l位(RDATDLY=XDATDLY=01b);采樣率發(fā)生器時(shí)鐘的降頻因子為49(CLKGDV=49)。因為16xbaud rateCLKOUT/1+CLKGDV為100/49，所以MCBSP的采樣率發(fā)生器產(chǎn)生2MHz的時(shí)鐘信號。

　　下面是通過(guò)McBSP口向AD9834傳送頻率為8.2MHz的頻率字和控制字的程序段： L

　　程序設計中應該注意的重點(diǎn)就是對發(fā)送和接收準備好位的查詢(xún)，如果在程序中沒(méi)有查詢(xún)或者查詢(xún)的地點(diǎn)不對，則程序在單步運行時(shí)可能會(huì )正確發(fā)送和接收數據，但是當全速運行時(shí)，由于速度較高，因而不能進(jìn)行正確的數據收發(fā)。正確的查詢(xún)應該是在數據發(fā)送前查詢(xún)SPCRl或SPCR2中的RRDY位或XRDY位，當RRDY位或XRDY位為0時(shí)，表明尚未接收或發(fā)送完數據，一直查詢(xún)到RRDY位或XRDY位為1，表明上一組數據已接收或發(fā)送完畢，可以進(jìn)行下一組數據的接收或發(fā)送。

　　5 結束語(yǔ)

　　由DDS技術(shù)產(chǎn)生的掃頻信號源不僅頻率穩定、信號精度高、抗干擾能力強，而且由于它是在計算機控制下直接實(shí)現的，因而易于實(shí)現智能化處理。在頻率迅速變化的場(chǎng)合，DDS中寄存器更新的速度有時(shí)會(huì )成為關(guān)鍵指標，這時(shí)必須使用高速電路和高速串行口，由合理的硬件設計和軟件流程來(lái)實(shí)現預期設計目標。