FPGA+MCU實(shí)現VGA圖象信號發(fā)生器

　　時(shí)鐘頻率：25.175MHz(像素輸出的頻率)

　　行頻： 31469Hz

　　場(chǎng)頻： 59.94Hz(每秒圖像刷新頻率)

　　圖象信號顯示的顏色種類(lèi)與表示R、G、B三基色的二進(jìn)制數位數有關(guān)，表1列出了8種顏色的編碼方式。

　　4、系統設計

　　4.1 圖像信號產(chǎn)生模塊的設計

　　產(chǎn)生圖像信號的核心器件采用Altera公司的Cyclone FPGA芯片EP1C3T144C8N。它具有多達20060個(gè)邏輯單元。最大用戶(hù)I/O數 104個(gè)。器件中M4K存儲塊提供288kbit存儲容量，能夠被配置來(lái)支持多種操作模式，包括RAM、ROM、FIFO及單口和雙口模式。

　　Cyclone器件具有高級外部存儲器接口，允許設計者將外部單數據率(SDR)SDRAM，雙數據率(DDR)、SDRAM和 DDR FCRAM 器件集成到復雜系統設計中，而不會(huì )降低數據訪(fǎng)問(wèn)的性能。并且還具有兩個(gè)可編程鎖相環(huán)(PLL)和八個(gè)全局時(shí)鐘線(xiàn)，能提供時(shí)鐘管理和頻率合成，實(shí)現最大的系統功能。根據VGA顯示原理，圖象信號產(chǎn)生器的主要功能是：產(chǎn)生時(shí)序驅動(dòng)信號HS、VS及VGA彩色圖象編碼信號，同時(shí)在正確的時(shí)序控制下，輸出ROM中的象素數據至顯示器的VGA接口，進(jìn)行圖象顯示。FPGA內部電路原理結構如圖4。本文利用Altera公司QuartusⅡ6.0開(kāi)發(fā)平臺，遵循自頂向下的設計方法，針對各功能模塊，采用VHDL語(yǔ)言對FPGA器件編程，產(chǎn)生HS和VS掃描時(shí)序信號及各種圖象信號。

　　VGA時(shí)序信號是圖象顯示的關(guān)鍵，行場(chǎng)掃描時(shí)序的產(chǎn)生，是利用邏輯編程的方法實(shí)現的，即用VHDL編寫(xiě)分頻器，計時(shí)器模塊，來(lái)獲得T1、T2、T3、T4時(shí)序。當輸出數字、彩條信號和棋盤(pán)格圖象時(shí)，由外部12M有源晶振提供時(shí)鐘輸入，其中行頻HS：12MHZ ÷13÷29=31830Hz、場(chǎng)頻VS：31830Hz÷480×0.93=61.67Hz、T1=1/31830Hz×4/29=25.96us、T2=1/31830Hz×5/29=6.04us、T3為兩個(gè)行周期(T1+T2)，T4為480個(gè)行周期。

　　圖象信號包括數字、彩條、棋盤(pán)格，和ROM中定制的圖形等。數字信號和彩條信號的產(chǎn)生是按行場(chǎng)方向將屏幕各進(jìn)行8等分，相當于一個(gè)8×8的點(diǎn)陣，在對應位置顯示相應顏色即可獲得所需圖像信號;棋盤(pán)格信號是將橫彩條和豎彩條相異或獲得。ROM中定制的較為復雜的彩色圖像，需采用像素點(diǎn)輸出，即將圖像各像素點(diǎn)的信息存儲于ROM中，再以一定的頻率輸出。FPGA器件ROM的定制有兩種方法：第一種方法是利用FPGA器件的嵌入式存儲器定制LPM_ROM,用.MIF文件或.HEX文件對其進(jìn)行初始化，這種方法獲得的ROM最大尋址空間為2 12，可以存儲一幅分辨率為64×64的圖像信息;第二種方法是在FPGA邏輯資源的限度內用VHDL語(yǔ)言定制一個(gè)ROM，采用CASE語(yǔ)句對其進(jìn)行初始化，這種方法獲得的ROM在存儲深度較大時(shí)，編譯時(shí)對時(shí)間的開(kāi)銷(xiāo)較大。ROM初始化完成后，在25MHz的時(shí)鐘頻率下輸出存儲的圖像信息。其圖象顏色種類(lèi)的多少取決于存儲空間的大小。

　　ROM定制的圖象信息是利用FPGA嵌入的存儲器定制LPM_ROM,可以用于存儲一幅64×64分辨率的圖像信息，數據線(xiàn)寬為3位，地址線(xiàn)12根，采用組合尋址方式，即行地址HSADDRESS占低6位，場(chǎng)地址VSADDRESS占高6位;若要顯示更為復雜的圖象信息，只需擴展存儲器及尋址的數據線(xiàn)寬度，為了保證行地址信號輸出與行掃描信號輸出同步，場(chǎng)地址信號輸出與場(chǎng)掃描信號輸出同步，在VHDL編程時(shí)，可用25MHz時(shí)鐘作為進(jìn)程的啟動(dòng)信號。輸出信號的時(shí)序波形如圖6所示。各種圖象信號的輸出是由數據選擇器通過(guò)VHDL編程實(shí)現的。