采用Xilinx 和FPGA的DDR2 SDRAM存儲器接口控制器的設計

　　設計人員享有完全的靈活性，可進(jìn)一步修改 RTL 代碼。與提供“黑匣子”實(shí)現方法的其他解決方案不同，此設計中的代碼未加密，設計人員完全可以對設計進(jìn)行任意修改和進(jìn)一步定制。輸出文件按模塊分類(lèi)，這些模塊被應用于此設計的不同構建模塊：用戶(hù)界面、物理層、控制器狀態(tài)機等等。因此，設計人員可選擇對控制組存取算法的狀態(tài)機進(jìn)行自定義。由 MIG 工具生成的 Virtex-4 和 Virtex-5 DDR2 的組存取算法彼此不同。Virtex-5 設計采用一種最近最少使用 (LRU) 算法，使多達四組中的一行總是打開(kāi)，以縮減因打開(kāi)/ 關(guān)閉行而造成的開(kāi)銷(xiāo)。如果需要在一個(gè)新組中打開(kāi)一行，控制器會(huì )關(guān)閉最近最少使用組中的行，并在新組中打開(kāi)一行。而在 Virtex-4 控制器實(shí)現中，任何時(shí)候只有單個(gè)組有一個(gè)打開(kāi)的行。每個(gè)應用都可能需要有自己的存取算法來(lái)最大化吞吐量，設計人員可通過(guò)改變 RTL 代碼來(lái)修改算法，以更加適合其應用的訪(fǎng)問(wèn)模式。

　　修改可選代碼之后，設計人員可再次進(jìn)行仿真，以驗證整體設計的功能。MIG 工具還可生成具有存儲器校驗功能的可綜合測試平臺。該測試平臺是一個(gè)設計示例，用于Xilinx 基礎設計的功能仿真和硬件驗證。測試平臺向存儲控制器發(fā)出一系列寫(xiě)和讀回命令。它還可以用作模板，來(lái)生成自定義的測試平臺。

　　設計的最后階段是把 MIG 文件導入 ISE 項目，將它們與其余 FPGA 設計文件合并，然后進(jìn)行綜合、布局和布線(xiàn)，必要時(shí)還運行其他時(shí)序仿真，并最終進(jìn)行硬件驗證。MIG軟件工具還會(huì )生成一個(gè)批處理文件，包括相應的綜合、映射以及布局和布線(xiàn)選項，以幫助優(yōu)化生成最終的 bit 文件。