基于A(yíng)RM和FPGA的時(shí)間同步儀控制單元設計

摘要 以時(shí)間同步儀的功能為出發(fā)點(diǎn)，設計了基于ARM和FPGA的控制系統，該系統以ARM芯片S3C2440A為控制核心，在FPGA芯片XCS30的輔助控制下，完成了時(shí)間同步儀系統的人機交互、參數設定、電文處理、遠程控制等功能。通過(guò)鍵盤(pán)操作，LED燈和LCD顯示屏，實(shí)現了簡(jiǎn)潔的人機交互控制界面，并在人機交互模塊的基礎上完成了參數設定模塊的設計。通過(guò)以太網(wǎng)控制器實(shí)現了電文處理，采用CRC校驗法，在處理過(guò)程中對電文進(jìn)行檢驗，確保電文處理的安全可靠，利用Telnet服務(wù)器實(shí)現了遠程控制模塊。
關(guān)鍵詞 時(shí)間同步儀；S3C2440A；FPGA；Telnet

隨著(zhù)現代科技的發(fā)展，信息需求不斷增加，衛星導航定位系統備受關(guān)注，應用也有了更加深入的發(fā)展。為實(shí)現衛星導航系統高質(zhì)量的定位、導航和授時(shí)服務(wù)，地面站與衛星之間的時(shí)間同步就顯得尤為重要。作為衛星導航系統的關(guān)鍵型技術(shù)和基本性能，時(shí)間同步直接影響系統的定位、導航和授時(shí)服務(wù)。
文中論述的時(shí)間同步儀控制單元設計方案是以ARM9芯片為主控制單元，FPGA芯片作為輔助控制單元。采用這個(gè)方案，可以有效簡(jiǎn)化時(shí)間同步儀控制系統的復雜性，同時(shí)提高整個(gè)控制系統的靈活性和可靠性。

1 系統的組成和工作原理
時(shí)間同步儀控制單元作為時(shí)間同步儀系統的控制中心，采用基于ARM核的32位嵌入式RISC微處理器，設計了微處理器與外圍設備控制端口與數據端口的連接，分別包括了與FPGA-XCS30，LCD顯示器PC4002、以太網(wǎng)MAC控制器DM9000和RS-232收發(fā)器的連接。圖1為時(shí)間同步儀控制單元組成框圖。

(1)網(wǎng)口控制：實(shí)現網(wǎng)絡(luò )通信，遠程登錄操作控制板，并接收外部的導航電文信息以及發(fā)送導航電文信息。
(2)串口控制：兩個(gè)串行端口，一個(gè)用于計算機通過(guò)超級終端登錄進(jìn)行系統調試，另一個(gè)用于與發(fā)射單板的通信。LCD顯示控制：顯示信息的緩存。顯示信息包括控制信息、告警信息，完成人機交互。
(3)鍵盤(pán)／按鍵控制：用于通過(guò)監測并接收鍵盤(pán)控制信息，傳遞給ARM處理器。
(4)系統工作狀態(tài)監控：監測各單板的插入狀態(tài)、工作溫度及電源供電情況，并對各單板的供電進(jìn)行控制；通過(guò)I2C總線(xiàn)與各單板進(jìn)行通信，控制其他單板工作狀態(tài)，下發(fā)控制指令。
(5)ISA總線(xiàn)控制：實(shí)現各芯片與ARM處理器之間的通信。

2 系統硬件設計
2．1 ARM微處理器的選擇
S3C2440A的核心處理器(CPU)是一款由AdvancedRISC Machines公司設計的16／32位ARM920T的RISC處理器。它的特點(diǎn)具體如下：
(1)ARM920T內核實(shí)現了MMU，AMBA BUS和Harvard高速緩沖體系結構。這一結構具有獨立16 kB的指令Cache和16 kB的數據Cache。且每個(gè)都是由8字長(cháng)的行組成。
(2)片上由一個(gè)LCD控制器、3個(gè)通道的UART、4通道的DMA、2通道的SPI和1通道的IIC-BUS接口。
(3)支持NAND Flash系統引導、系統管理器。
(4)支持Thumb／ARM雙指令集，能很好的兼容8位／16位器件，大量使用寄存器，尋址方式靈活簡(jiǎn)單，指令執行速度更快，效率更高。
(5)處理器主頻最高可達400 MHz。
綜上所述，S3C2440A微處理器的工作頻率提高了系統的運行速度，使得處理器可以順利地運行于Windows CE，Linux等操作系統以較為復雜的信息處理，可減少軟件開(kāi)發(fā)時(shí)間；S3C2440A具有強大的內部中端，方便進(jìn)行TCP／IP的輪詢(xún)調用；S3C2440A具有豐富的外圍設備資源，可簡(jiǎn)化微微電路中的擴展部分，降低系統的復雜度、減少系統成本。所以選S3C2440A作為該系統的核心處理器。