LTE系統中轉換預編碼的設計及實(shí)現

具體到1 080點(diǎn)FFT，將RAM1中的數據順序讀出，由MUX1選擇進(jìn)行8點(diǎn)FFT變換，完成第一級操作后，所得中間結果順序存儲在RAM2中;然后再將RAM2中的中間結果取出，由MUX2選擇進(jìn)行135點(diǎn)FFT變換，共操作8次，完成第二級操作，所得結果按模塊C中ROM指示的順序存儲在RAM1中;最后順序輸出RAM1中的內容就是1 080點(diǎn)FFT的結果。

3.3 乘法器設計

量化效應在數字信號處理技術(shù)實(shí)現時(shí)是很重要的問(wèn)題，主要包括運算量化效應、系數量化效應等，前者的影響大于后者[5]。運算中還可能出現溢出，造成更大的誤差。上述問(wèn)題對乘法器的設計提出了要求，由上文知，基2 FFT由IP核生成，故此處的乘法器設計只針對非基2 FFT有效。

Xilinx的XC5VSX95T內部共有640個(gè)DSP48E，每個(gè)DSP48E包含一個(gè)25×18 乘法器。在調用乘法器IP時(shí)，將乘數設為寬度為25和18的signed型(旋轉因子位寬為18)，輸出截取結果的[41：17]共25 bit，乘法器輸入輸出寬度相等，在結果輸出的同時(shí)對結果進(jìn)行縮放，這樣利于程序模塊化，但前提是要保證數據不溢出。由于輸入采樣數據寬度只有16 bit，而轉換預編碼輸入數據最大長(cháng)度只有1 200點(diǎn)，再考慮旋轉因子系數小于1，可以斷定25 bit位寬可使乘法器結果不溢出，且運算精度也可滿(mǎn)足要求。

4 性能分析

程序利用Verilog HDL硬件描述語(yǔ)言編寫(xiě)，在Xilinx公司的高性能設計開(kāi)發(fā)工具ISE10.1i中編譯成功。當FPGA芯片選為XC5VSX95T時(shí)，在Synplify Pro 9.6.1中進(jìn)行邏輯優(yōu)化與綜合后顯示其最大時(shí)鐘頻率為105.6 MHz，FFs耗用29 150/58 880，LUTs耗用37 625/58 880，乘法器耗用414/640，Block Ram耗用17*88，各項指標都合符要求。布局布線(xiàn)成功后，在Matlab中產(chǎn)生一實(shí)正弦測試信號，經(jīng)采樣量化成1 200點(diǎn)數據后輸入Modelsim SE 6.1d對程序進(jìn)行后仿真，然后輸出結果回送至Matlab，得到仿真圖如圖4。

由圖4可以看出FFT處理器處理后的結果和Matlab計算的理論結果基本一致，都在頻率為15 Hz和335 Hz處取得最大FFT絕對值，兩者之間的誤差正是數字信號處理量化效應的體現。從整體看，這些誤差是數據在經(jīng)過(guò)采樣量化和截斷處理后不可避免的且是可以容忍的，因此可以判斷測試結果符合精度指標。

本文討論了應用在LTE上行轉換預編碼中的多種FFT的軟硬件實(shí)現。與各種FFT單獨處理或只采用Cooley-Tukey算法的方法相比，本設計巧妙地將Good-Thomas算法與Cooley-Tukey算法結合起來(lái)，在硬件資源和成本消耗上都有很大的節省，速度上也能滿(mǎn)足要求，而且這種結構很容易進(jìn)行功能擴展，只需要調整內部FFT單元的種類(lèi)和數目即可。這種大規?；旌匣鵉FT的實(shí)現方法對其他場(chǎng)合的大規模FFT有一定的普適性。