基于DSP+FPGA的磁鐵電源控制器的設計
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2．4 驅動(dòng)電路的設計
圖4的驅動(dòng)電路中高速光耦HCPL-4503快速實(shí)現信號的轉換和隔離，而故障信號經(jīng)低速光耦TLP521-1隔離后送至PDPINTx引腳，PWM輸出引腳變?yōu)楦咦钁B(tài)，同時(shí)產(chǎn)生一個(gè)中斷，封鎖驅動(dòng)信號，關(guān)閉功率開(kāi)關(guān)管。本文引用地址：http://dyxdggzs.com/article/148555.htm
3 控制器軟件設計
當發(fā)生中斷時(shí)，DSP的CPU會(huì )根據中斷響應的優(yōu)先級和中斷向量表判斷，跳至相應的子程序執行，實(shí)現各自的功能。圖5為主程序的流程圖。
為防止上下兩橋臂開(kāi)關(guān)器件同時(shí)導通，驅動(dòng)波形需要具有一定的死區時(shí)間。設置DSP死區控制寄存器DBTCONx[8-11]位死區定時(shí)器周期為m，DBTCON位的死區定時(shí)器預定標因子為x／p，若通用定時(shí)器時(shí)鐘周期為t，則死區時(shí)間ts=m*p*t。死區部分控制流程如圖6所示。
圖7為DSP和FPGA之間的通信流程。波特率的配置通過(guò)對DSP的SPIBRR寄存器的編程實(shí)現，在SPI接口設計時(shí)應注意使用系統時(shí)鐘對SCLK信號進(jìn)行同步以減少SCLK引起的通信錯誤。
4 結束語(yǔ)
采用DSP+FPGA架構的磁鐵電源控制器兼有兩種信號處理芯片的優(yōu)越性，有效的提高了運算速度和精度。在后續的研究中根據需要設置相應參數，選擇合適的控制算法，以滿(mǎn)足磁鐵電源輸出極低紋波和受精確控制的電流。
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