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采用CPLD的片內環(huán)形振蕩器的方案設計
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時(shí)間：2012-09-10
來(lái)源：網(wǎng)絡(luò )
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表1數據表明，通過(guò)增加門(mén)電路的數量可以有規律地減小振蕩電路的工作頻率，由每個(gè)邏輯單元實(shí)現的門(mén)電路單元延時(shí)tpd在7.5～10ns之間。
本文介紹的基于CPLD的片內振蕩器設計方法，在改變該振蕩器電路中門(mén)電路數量時(shí)，可以有規律地將振蕩頻率控制在8MHz～62MHz范圍內。振蕩器的片內設計使基于CPLD的片上系統(SoC)設計無(wú)需外接時(shí)鐘信號源，加大了系統的集成度并降低了設計成本。本方法有很大的通用性，可以方便地在不同CPLD芯片間移植。仿真和測試數據表明該設計方法具有正確性和可行性。本文引用地址：
http://dyxdggzs.com/article/148424.htm
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