采用CPLD的片內環(huán)形振蕩器的方案設計

本文介紹一種通用的基于CPLD的片內振蕩器設計方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無(wú)需使用專(zhuān)用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率；振蕩頻率可在一定范圍內調整，振蕩輸出可以驅動(dòng)內部邏輯和外部器件引腳。本設計有較大的通用性，可方便地在不同CPLD器件間移植，使一些基于CPLD的片上系統(SoC)設計無(wú)需使用外部時(shí)鐘信號源，從而降低設計成本和難度，增加系統集成度。通過(guò)在A(yíng)ltera公司的MAX7000系列EMP7128LC84-15芯片上的實(shí)驗說(shuō)明實(shí)現的方法。實(shí)驗實(shí)現的頻率范圍在8MHz～62MHz。仿真和硬件測試結果表明了該設計方法的正確性和可行性。

1 基于CPLD的片內環(huán)形振蕩器

環(huán)形振蕩器原理如圖1所示。由奇數個(gè)非門(mén)組成的環(huán)形非門(mén)級聯(lián)串使電路處于無(wú)穩定狀態(tài)，靜態(tài)下任何一個(gè)非門(mén)的輸入和輸出都不可能穩定在高電平或低電平，而只能處于周而復始的高低電平轉換狀態(tài)，從而產(chǎn)生自激振蕩。振蕩周期為T(mén)=2Ntpd，其中N是非門(mén)的個(gè)數，tpd是每個(gè)非門(mén)的傳輸延遲時(shí)間，改變電路中非門(mén)的數量可以改變電路的振蕩頻率。






圖1所示的環(huán)形振蕩器即使采用電路原理圖輸入，經(jīng)電子設計自動(dòng)化(EDA)軟件綜合后，也得不到對應的電路結構。實(shí)際上，EDA綜合工具不是從電路結構出發(fā)，而是從電路輸入和輸出的邏輯關(guān)系出發(fā)給出綜合結果，所以，奇數個(gè)非門(mén)的級聯(lián)將被綜合為一個(gè)非門(mén)，而偶數個(gè)非門(mén)的級聯(lián)被綜合為一個(gè)緩沖或一條聯(lián)線(xiàn)。為能在CPLD器件中實(shí)現圖1的環(huán)形振蕩器結構，本文將圖1中單端口輸入元件改成二端口輸入元件，即用二輸入與非門(mén)代替圖1的第一個(gè)非門(mén)，其余偶數個(gè)非門(mén)則用二輸入與門(mén)代替，二端口元件的一個(gè)輸入端口連接上級輸出，另一輸入端口作為控制端引出。振蕩器正常工作時(shí)控制端全部置高電平。采用Synplify Pro 7.7綜合后的原理圖如圖2所示。該電路完全可實(shí)現圖1的功能。

為了保證正反饋，圖1結構的非門(mén)級聯(lián)必須是奇數個(gè)。圖2中的與非門(mén)起到反相作用，其他與門(mén)則起延時(shí)緩沖的作用?？梢酝ㄟ^(guò)改變門(mén)的數量以及選擇門(mén)的種類(lèi)(與門(mén)、與非門(mén)等)改變osc輸出端的振蕩頻率，而不受奇數個(gè)門(mén)的限制，只要保障第一個(gè)門(mén)得到正反饋就可以產(chǎn)生振蕩。而圖1的結構必須改變偶數個(gè)非門(mén)才能達到改變振蕩頻率的目的，因而圖2結構在CPLD芯片中實(shí)現時(shí)可以節省邏輯資源?？刂贫薿scena[n-1，0]為振蕩使能控制端，置高電平時(shí)，與非門(mén)的輸入和輸出在緩沖級聯(lián)鏈的反饋作用下產(chǎn)生自激振蕩，振蕩器正常工作；控制端的任意一位置零使振蕩器停振。所以oscena既可單獨使用，也可互聯(lián)后作為一個(gè)端使用。實(shí)驗證明，圖2結構能夠保證門(mén)延時(shí)的等間隔特性。





2 CPLD片內振蕩器的實(shí)現和優(yōu)化

2.1 CPLD片內振蕩器的實(shí)現

基于上述方法的片內環(huán)形振蕩器設計有很大的通用性，可在不同CPLD芯片間方便地移植。本文以Altera公司的MAX7000S系列CPLD芯片的實(shí)現和測試為例說(shuō)明。MAX7000S系列基于先進(jìn)的多矩陣構架設計，采用CMOS工藝制造，容量高達256個(gè)邏輯單元LE(Logic El-ement)，每16個(gè)宏單元組成一個(gè)邏輯陣列塊LAB(LogicArray Block)，速度達3.5ns的管腳到管腳延時(shí)，同時(shí)支持多種I／O電壓標準。

從EDA軟件綜合后的報告可以看出，圖2所示電路中每個(gè)門(mén)占用了一個(gè)邏輯單元。也就是說(shuō)，電路內LE的延時(shí)將作為門(mén)的延時(shí)tpd，而且需要將振蕩使能端引出到I／O引腳，當所實(shí)現振蕩頻率較低時(shí)，需要較多的門(mén)電路單元，這將占用一定的邏輯和引腳資源，從而降低芯片資源的利用率，所以在低頻情況下使用時(shí)，要綜合考慮系統需要的振蕩頻率，盡量用較少的門(mén)電路實(shí)現環(huán)形振蕩器，以提供較高振蕩頻率，再設計分頻電路以取得合適的振蕩頻率，從而提高芯片的資源利用率。綜合器的這一處理，從客觀(guān)上保證了設計者可以選擇不同的門(mén)來(lái)實(shí)現圖2的結構，仍然可以保證振蕩間隔的一致性。實(shí)驗也證實(shí)了這個(gè)結果。

2.2 電源電壓的影響

電壓會(huì )影響振蕩電路的工作頻率，電壓增大會(huì )導致電路振蕩頻率增加，反之振蕩頻率減小。CPLD芯片一般有兩個(gè)相對獨立的供電端口，即核心電壓(VCCINT)和引腳電壓(VCCIO)。其中核心電壓給芯片內部可編程邏輯電路資源提供電源，引腳電壓為芯片的I／O引腳提供電源，以適應各種輸出標準(如LVCOMOS、LVTTL、SSTL-2、SSTL-3等)。對振蕩頻率有影響的是CPLD芯片的核心電壓，對此電壓應采取穩壓措施，穩壓措施要視不同的應用要求而定。最簡(jiǎn)單的措施是采用高性能的穩壓芯片給CPLD芯片分別提供兩部分電壓。隨著(zhù)半導體技術(shù)的發(fā)展，簡(jiǎn)單而廉價(jià)的穩壓芯片已具有較高的性能，如National公司的LM2678系列芯片在有效輸入變化范圍內，穩壓輸出誤差在±2％以?xún)取?br />
2.3 CPLD片內振蕩器優(yōu)化

通過(guò)EDA軟件對設計做優(yōu)化有可能提高所設計的振蕩器的性能，減少對CPLD片內資源的占用。當采用MAX+plusII10.2軟件設計時(shí)，軟件優(yōu)化開(kāi)關(guān)設置為：(1)本設計選用MAX系列芯片，故選擇對該芯片的多層綜合選項(Multi-Level Synthesis for Max5000／7000／9000De-vice)。(2)在面積和速度優(yōu)化選項中，選擇對面積的優(yōu)化，使振蕩器部分盡可能分配到同一個(gè)LAB中。(3)打開(kāi)Slow Slew Rate以降低開(kāi)關(guān)噪聲，打開(kāi)XOR Synthesis以減少芯片面積的占用。

3 電路仿真及測試結果

本文以Altera公司的MAX+plus II 10.2為設計工具，在MAX7000S系列芯片上實(shí)現并測試。圖3為選用EMP7128LC84-15芯片的時(shí)序仿真結果。其中p0～p7分別為環(huán)形振蕩電路中單個(gè)門(mén)之后的電路節點(diǎn)；oscena[7…0]為各延時(shí)門(mén)電路的控制端(即所有二輸入門(mén)中多余的輸入端)。






表1列出了以EPM7128LC84-15為目標芯片、采用Tektronic TDS2012示波器對用不同門(mén)數實(shí)現的片內振蕩器的測試數據。F1和F2分別表示片內振蕩器輸出和二分頻輸出的測量數據。圖4給出了測量數據的曲線(xiàn)。