基于Virtex-5 FPGA的音視頻監視系統方案設計

一般情況下，可以使用這些時(shí)鐘功能引腳和區域緩沖器來(lái)映射源同步時(shí)鐘輸入。區域緩沖器具有較低歪斜度，可以訪(fǎng)問(wèn)三個(gè)區域(一個(gè)區域緩沖器所在的區域，以及其上和其下各一個(gè)區域)。但對于源同步數據的組選擇，我們傾向于只使用一個(gè)I/O組。如果需要其他IIO，則最好將I/O組用于已事先映射到相鄰組的數據信號。

設計的初始布局規劃按照幾個(gè)步驟進(jìn)行。首先將系統時(shí)鐘放在上半部，然后將自動(dòng)采集(可選)時(shí)鐘放在下半部。我們鎖定了每半部分的CMT，以滿(mǎn)足 I/O組的3/4要求。這樣映射能確保每半部分都留有兩個(gè)PLL/DCM(CMT)可用于PCI Express和千兆位以太網(wǎng)的MAC(SGMII)功能。

再把同步數據映射到含有區域時(shí)鐘的組，所以把10個(gè)音視頻信道輸入映射到剩下的I/O組。每條視頻信道由20條數據線(xiàn)、3個(gè)控制信號和3個(gè)視頻時(shí)鐘輸入組成。同時(shí)，每條音頻信道由4個(gè)數據信號、3個(gè)控制信號和1個(gè)音頻時(shí)鐘信號組成。這樣就滿(mǎn)足了32個(gè)信號至少使用兩個(gè)時(shí)鐘功能引腳的要求。

對于本設計，10個(gè)音視頻信道使用10個(gè)I/O組。我們將視頻時(shí)鐘和音頻時(shí)鐘映射到了時(shí)鐘功能引腳，以確保有效使用區域時(shí)鐘緩沖器和I/O時(shí)鐘緩沖器。根據PCB的要求，我們?yōu)?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/音視頻">音視頻信道選擇了第5、 6、 13、 17、 18、 19、 20、 22和25組。

對于DDR存儲器，設計支持1條32位的數據總線(xiàn)、14條地址線(xiàn)和若干條控制線(xiàn)。我們需要85~90個(gè)信號來(lái)映射DDR存儲器接口。根據PCB的布局，我們使用了I/O組11、23和15來(lái)映射DDR的全部I/0信號。由于DDR存儲器按照系統時(shí)鐘工作，所以我們選擇將DDR生成的讀數據DQS信號映射到具有時(shí)鐘功能的I/O線(xiàn)。

核生成與IP集成

用CORE Generator生成核并且集成知識產(chǎn)權模塊的任務(wù)可能很棘手。

Virtex—5支持可以用CORE Generator工具生成的時(shí)鐘控制模塊的各種配置。其中包括若干濾波器時(shí)鐘抖動(dòng)PLL、一個(gè)具有濾波器時(shí)鐘抖動(dòng)功能的PLL-DCM對、一個(gè)具有輸出雙倍數據速率(ODDR)的PLL-DCM對或DCM、一個(gè)標準型相移時(shí)鐘DCM和若干動(dòng)態(tài)時(shí)鐘切換PLL。

要生成PLL，首先需要了解輸入是單端的還是差分的(示例設計中都是單端的)。然后，必須確定時(shí)鐘抖動(dòng)是否適宜(在我們的示例中是120皮秒)，以及是否使用了全局緩沖器來(lái)緩沖所有輸出。

每個(gè)PLL最多可生成6個(gè)不同頻率的時(shí)鐘。在我們的示例中，設計需要4個(gè)200MHz的系統時(shí)鐘和1個(gè)19.048MHz或39.096MHz的音頻采集時(shí)鐘。

為了使用ODDR觸發(fā)器在源同步輸出中驅動(dòng)時(shí)鐘，我們實(shí)現了一個(gè)DCM，用于驅動(dòng)ODDR觸發(fā)器來(lái)實(shí)現隨路時(shí)鐘控制。此DCM與我們用來(lái)進(jìn)行內部時(shí)鐘控制的DCM并行運行。

我們用CORE Generator生成了ASYCNFIFO或BlockRAM，并且用嵌入式微處理器核上的中斷邏輯來(lái)支持ECC，以完成數據錯誤檢測。

在生成PCIExpress核時(shí)，我們必須確保參考時(shí)鐘具有與PC主板上的PCIExpress插槽輸出相同的性能(即100MHz)。另外，我們還需要確定該核需要多少基址寄存器(BAR)，以及BAR是存儲器映射還是I/O映射。我們?yōu)榈刂方獯a使用了BAR監視器，這可以幫助生成BAR命中點(diǎn)。

在設計PCIExpress與系統局部總線(xiàn)之間的橋接器時(shí)，我們使用了BAR(起存儲器或I/O區域芯片選擇的作用)來(lái)訪(fǎng)問(wèn)存儲器映射或I/O映射的寄存器或BlockRAM，確保該核及總線(xiàn)能正確訪(fǎng)問(wèn)所有寄存器或BlockRAM。

如果上述任何點(diǎn)未命中，則主機PC在嘗試傳遞和執行讀事務(wù)時(shí)就不會(huì )得到任何響應。主機PC會(huì )進(jìn)入未知的狀態(tài)，或者產(chǎn)生無(wú)法恢復的錯誤。

對于IP集成，必須為各FPGA分別使用一個(gè)時(shí)鐘復位模塊。異步復位必須與每個(gè)時(shí)鐘都同步，無(wú)論是全局時(shí)鐘還是區域時(shí)鐘。就內部而言，復位信號是相對于特定的時(shí)鐘而異步有效置位和同步無(wú)效置位，而其輸出則施加到各時(shí)鐘所屬的特定模塊。需要確保已經(jīng)將所有全局輸入時(shí)鐘連接到用CoreGen生成的 PLL/DCM核。

將區域時(shí)鐘連接到BUFR/BUFIO。另外，為了避免布局布線(xiàn)工具使用不必要的布線(xiàn)資源，只能僅生成必要的復位信號。需要確保將PLL/DCM的鎖存條件傳送給外部引腳或配置寄存器。示例中，我們僅將200MHz系統時(shí)鐘的PLL鎖存器連接到了I/O引腳。

因為我們是在用高速源同步輸入和輸出進(jìn)行設計，所以Virtex-5的逐位去歪斜功能幫助我們在輸入和輸出級滿(mǎn)足建立和保持要求，逐位去歪斜功能內置于所有I/O模塊(10DELAY基元)。對于源同步輸入，源同步時(shí)鐘使用BUFIO或BUFR， 因此會(huì )引入附加延遲。為了補償此延遲，我們通過(guò)一個(gè)IODELAY實(shí)例來(lái)驅動(dòng)數據和時(shí)鐘輸入，該實(shí)例是按照具有已知延遲計數的輸入延遲模式配置的。我們通過(guò)修改延遲計數值來(lái)幫助滿(mǎn)足輸入級的時(shí)序要求。

輸出級的情況與此相似。因為同步時(shí)鐘信號是隨數據傳送，我們需要確保數據和時(shí)鐘信號的傳送方式能滿(mǎn)足FPGA或ASIC在另一端的建立和保持要求。對于時(shí)鐘和數據輸出，我們都使用了按照具有已知延遲計數值的輸出延遲模式配置的IODELAY實(shí)例。