星載交換機高性能隊列管理器的設計與實(shí)現

3隊列管理器工作方法

當系統復位后，隊列管理器對地址空間進(jìn)行初始化，將可用的地址指針寫(xiě)入到地址空間。信元存儲空間分為兩部分，一部分為共享存儲空間，另一部分為K個(gè)針對每個(gè)端口固定分配的信元空間，以確保每個(gè)端口都有可用的存儲空間。當一個(gè)信元到達時(shí)，如果固定分配的空間和共享空間剩余容量之和不能滿(mǎn)足該信元時(shí)，則拒絕該信元。隊列管理器只需要知道到達信元的輸出端口和優(yōu)先級，就可以確定其進(jìn)入哪個(gè)邏輯隊列。信元的寫(xiě)入和讀出采用狀態(tài)機進(jìn)行控制。

當有新的信元（n，k）到達時(shí)，其中n為優(yōu)先級，1≤n≤N；k為輸出端口，1≤k≤K。信元寫(xiě)入控制流程如圖4所示。最后根據wr_addr，將信元寫(xiě)入緩沖區。如果發(fā)生隊列擠占，則被擠占的邏輯隊列需要被更新，如果僅有一個(gè)信元，則header和tailer都被置0；反之，用前一個(gè)信元的地址來(lái)更新tailer。寫(xiě)入信元的邏輯隊列需要被更新：如果該邏輯隊列沒(méi)有信元，則header和tailer都被置為wr_addr；反之，將tailer的內容記錄在pre_addr的第wr_addr個(gè)地址中，將wr_addr記錄在nxt_addr的第tailer個(gè)地址中，tailer的內容被更新為wr_addr。

當有信元讀出時(shí)，各輸出端口采用輪詢(xún)的方式，信元讀出控制流程如圖5所示。讀出信元的邏輯隊列需要被更新：如果僅有一個(gè)信元，則header和tailer都被置0；反之，用下一個(gè)信元的地址來(lái)更新header，tailer不變。

4仿真結果

本設計采用XilinxVertex-5FPGA實(shí)現，開(kāi)發(fā)環(huán)境是Xilinx集成開(kāi)發(fā)環(huán)境ISE13.1，電路核心模塊用VerilogHDL編程實(shí)現，仿真工具采用ModelSimSE。星載交換機有16個(gè)輸出端口，信元有4個(gè)優(yōu)先級，PFIFOk為256，SFIFO為4096。仿真驗證結果表明電路功能符合設計要求。

4.1寄存器讀寫(xiě)指針時(shí)序仿真

由仿真時(shí)序圖6可以看出，初始狀態(tài)時(shí)，PFIFO0、PFIFO2、…、PFIFO15和SFIFO都為空，隊列管理器將空閑指針依次寫(xiě)入PFIFO0、PFIFO2、…、PFIFO15中，當它們都為滿(mǎn)時(shí)，最后寫(xiě)入SFIFO中。

由仿真時(shí)序圖7可以看出，隊列管理器首先從PFIFO0中讀出可用指針，當其為空時(shí)，就從SFIFO中讀出，然后依次從PFIFO0、PFIFO2、…、PFIFO15中讀出可用指針。當它們都為空時(shí)，則從SFIFO中讀出，直到no_ptr=1，說(shuō)明地址空間無(wú)可用指針。

4.2信元的讀寫(xiě)時(shí)序仿真

由仿真時(shí)序圖8可以看出，隊列管理器根據信頭中的輸出端口和優(yōu)先級，依次將信元寫(xiě)入信元存儲器，信元存儲器形成64個(gè)邏輯隊列，然后在調度器的控制下，依次將信元從相應的邏輯隊列中讀出。

在衛星通信中，業(yè)務(wù)種類(lèi)繁多且突發(fā)性強，用戶(hù)對服務(wù)質(zhì)量（QoS）要求較高，而衛星網(wǎng)絡(luò )拓撲結構變化快，傳播時(shí)延大，這就要求星載交換機具有較小的交換時(shí)延和丟包率。本文設計了一種高性能隊列管理器，通過(guò)硬件仿真驗證，其基本能夠滿(mǎn)足星載交換機的各種性能指標要求，本隊列管理器采用動(dòng)態(tài)擴展的設計方式，靈活度較大，但也存在許多不足之處，如組播信元的處理考慮不足、可能存在隊頭阻塞問(wèn)題及IP包的管理問(wèn)題，有可能由于一個(gè)信元的丟失導致整個(gè)IP包無(wú)法接受，這些都是今后進(jìn)一步的研究工作。