帶有時(shí)標的嵌入式語(yǔ)音信號錄取系統設計

摘要：為了滿(mǎn)足語(yǔ)音電臺抗干擾客觀(guān)評估系統對語(yǔ)音文件對準精度的要求，在FPGA平臺上設計一種基于SOPC技術(shù)的帶有時(shí)間標記信息的嵌入式語(yǔ)音信號錄取系統。在GPS接收機時(shí)間信息和秒脈沖觸發(fā)下，NiosⅡ軟核處理器控制音頻Codec芯片WM8731對輸入的音頻信號進(jìn)行高精度采集，將觸發(fā)時(shí)間信息和采集得到的數據按照特定的格式進(jìn)行打包與封裝，并以FAT文件格式存儲到SD卡上。由于GPS系統時(shí)間信息具有很高的時(shí)間精度，加之FPGA器件具有的時(shí)序可控特性，使得采集系統所記錄的數據具有較高的絕對時(shí)間精度，完全能夠滿(mǎn)足誤差小于1 ms的對準精度要求。
關(guān)鍵詞：錄取；時(shí)標；嵌入式；SOPC；NiosⅡ

0 引言
語(yǔ)音通信電臺是當今軍事指揮、工業(yè)調度和日常生產(chǎn)活動(dòng)中主要的溝通設備，其通信質(zhì)量與抗干擾能力將對國防和經(jīng)濟建設產(chǎn)生直接影響。語(yǔ)音電臺抗干擾客觀(guān)評估系統(以下簡(jiǎn)稱(chēng)評估系統)通過(guò)數字信號處理算法比較在發(fā)送電臺端錄取的標準語(yǔ)音文件與在接收電臺端錄取的失真語(yǔ)音文件之間的信號特征，給出語(yǔ)音電臺的抗干擾性能參數。由于語(yǔ)音信號是按照每20 ms一個(gè)語(yǔ)片進(jìn)行處理，故對語(yǔ)音信號的對準提出了較高的要求，為了達到較高的評估精度，對準誤差應小于1 ms。
為了滿(mǎn)足上述技術(shù)指標，本文采用當前剛剛興起的SOPC(System On a Programmable Chip)技術(shù)在FPGA(Field Programmable Gate Arr ay)平臺上設計了一種帶有時(shí)標的嵌入式語(yǔ)音信號錄取系統。本系統通過(guò)捕獲GPS(Global Positioning System)系統的授時(shí)信息和秒脈沖信號，觸發(fā)SOPC系統中NiosⅡ嵌入式軟核處理器進(jìn)入外部中斷，調用中斷處理函數啟動(dòng)音頻Codec芯片WM8731，對Line-in通道輸入的模擬語(yǔ)音信號進(jìn)行48 KSPS采樣率、16 b采樣精度的錄取，將觸發(fā)錄取的時(shí)間信號作為時(shí)標與錄取得到的數據按照特定數據格式進(jìn)行打包和封裝，并利用FAT文件系統將封裝好的數據存儲到SD卡(Secure Digital Card)中。由于GPS秒脈沖前沿可以達到微秒級精度，加之WM8731控制接口采用Verilog語(yǔ)言編寫(xiě)，從而保證了絕對時(shí)間誤差遠遠小于1 ms的技術(shù)要求。

1 系統組成
SOPC是基于可編程邏輯器件的可重構片上系統(SOC)，它集成了硬核或軟核CPU、DSP、鎖相環(huán)、存儲器、I／O接口及可編程邏輯，由于具有設計靈活、研制周期短、開(kāi)發(fā)成本低等優(yōu)點(diǎn)，已經(jīng)逐步應用在通信、工控、信號處理等諸多領(lǐng)域。
為了給評估系統提供高精度、帶有時(shí)標的語(yǔ)音數據源，本文采用SOPC技術(shù)在FPGA平臺設計了一套帶有時(shí)標的嵌入式語(yǔ)音信號錄取系統(以下簡(jiǎn)稱(chēng)錄取系統)。錄取系統由片上系統和外圍系統兩部分組成。片上系統包括：NiosⅡ嵌入式軟核處理器、GPS控制器、SD卡控制器、SDRAM控制器、Audio控制器、Ethernet控制器、GPIO控制器以及內部Avalon總線(xiàn)；外圍系統包括：GPS接收機M12MT、SD存儲卡、SDRAM存儲芯片、Audio Codec芯片WM8731、Ethernet物理層芯片DM9000A和傳輸變壓器以及按鍵和LED等輸入與顯示器件等。系統組成框圖如圖1所示。

2 硬件結構設計
在FPGA平臺上設計SOPC系統為本文的核心工作。FPGA芯片選擇Altera公司CycloneⅡ系列的EP2C35F672C6N，其具有33 216個(gè)邏輯宏單元、105個(gè)M4K存儲單元、4個(gè)鎖相環(huán)以及475個(gè)通用I／O口。FPGA開(kāi)發(fā)環(huán)境采用QuartusⅡ，嵌入式系統開(kāi)發(fā)環(huán)境采用SOPC Buildero由于Nios Ⅱ嵌人式軟核CPU、SDRAM控制器、Ethernet控制器和GPIO控制器都是SOPC Builder中集成的通用IP核，直接調用即可，故本文不做詳細介紹，下面對GPS控制器、Audio控制器和SD卡控制器進(jìn)行詳細介紹。
2．1 GPS授時(shí)系統的設計
本設計中所使用M12MT是一款5 V供電、RS 232電平NAEA 0183格式串行輸出、TTL電平秒脈沖(PPS)輸出型GPS模塊，由于FPGA芯片I／O口是3．3 V電平，故需要進(jìn)行電平轉換，串口電平轉換采用美信(Maxim)公司生產(chǎn)的MAX3232芯片，秒脈沖信號由TI公司生產(chǎn)SN74AHC1G04單緩反向器芯片生成。
由于SOPC Builder中的UART核通信協(xié)議可以與GPS串口輸出協(xié)議兼容，故本設計中經(jīng)過(guò)電平轉換的信號與片內UART核相連，其參數設為：波特率為9 600b／s、1個(gè)起始位，1個(gè)停止位，無(wú)校驗位。秒脈沖經(jīng)電平轉換后與PIO控制器相連，其參數設為輸入模式、帶有中斷功能、邊沿觸發(fā)中斷、下降沿觸發(fā)中斷。
2．2 音頻采集系統的設計
為了達到較高的錄音品質(zhì)，本設計中選用Wolfson公司生產(chǎn)的音頻Codec芯片WM8731，其最高可支持96 KSPS采樣率、24 b采樣精度的立體聲輸入／輸出?？紤]到語(yǔ)音電臺抗干擾評估系統的特殊要求和存儲空間、處理速度等條件的限制，本設計中通過(guò)軟件設置，使WM8731工作在48 KSPS采樣率、16 b采樣精度、單聲道的工作模式下。
WM8731的控制接口和音頻數據接口分別采用I2C總線(xiàn)和I2S總線(xiàn)，由于控制總線(xiàn)數據量較少，加之I2C總線(xiàn)時(shí)序比較簡(jiǎn)單，故采用程序控制PIO模擬I2C總線(xiàn)的方式對其進(jìn)行控制；由于數據總線(xiàn)數據量較大，并且必須保證數據的完整性，本設計采用Verilog硬件描述語(yǔ)言編寫(xiě)了一個(gè)Audio控制器，完成采樣控制、數據緩存以及與Avalon總線(xiàn)接口等功能。