Actel升級版本的Libero IDE

Actel公司宣布推出Actel Libero™ 集成設計環(huán)境 (IDE) 的最新版本7.2，具備嶄新功能，可提升基於Actel現場(chǎng)可編程門(mén)陣列 (FPGA) 設計的靈活性、效率和性能。Libero IDE 7.2 具有強化的SmartGen、SmartTime和SmartPower 工具，提供全新的知識產(chǎn)權 (IP) 核生成功能，以支持Actel 的 Fusion™  可編程系統芯片 (PSC) 產(chǎn)品。Libero IDE 7.2還同時(shí)為Actel Fusion、ProASIC3和 RTAX-S系列產(chǎn)品的設計人員，提供增強的時(shí)序和功率分析功能。

Actel應用解決方案高級市務(wù)總監莊正一說(shuō)：“隨著(zhù)越來(lái)越多的系統工程師轉向FPGA，Libero IDE 7.2能讓這些設計人員全面發(fā)揮 Fusion 平臺的功能，而不論是否使用系統級芯片 (SoC)、混合信號、分立或模擬設計環(huán)境。Actel的承諾是要為客戶(hù)提供能提升設計人員效率和FPGA器件性能的工具，新推出的IDE具備嶄新的SmartGen、SmartTime 和SmartPower功能，可以滿(mǎn)足設計人員的設計需求之余，并同時(shí)降低成本和提高整個(gè)系統的可靠性?！?

智能化工具輔助FPGA設計

針對眾多常用的IP功能，SmartGen工具會(huì )為用戶(hù)帶來(lái)設計自動(dòng)化特性，讓設計人員為以Fusion 為基礎的設計導入現有的IP核及創(chuàng )制新的IP核。新功能包括采樣序列生成器、采樣序列生成器配置電路和圖形化鎖相環(huán) (PLL) 配置器。此外，監控模塊變化和相互關(guān)聯(lián)的狀態(tài)管理功能現可將所獲得的信息直接傳遞給Libero，讓設計人員只需點(diǎn)擊一下鼠標便可更新所有相關(guān)的模塊?，F在，SmartGen更支持直接更新用以配置模擬系統構件的非揮發(fā)性?xún)却?，因此能減少或消除冗長(cháng)的綜合迭代過(guò)程。

Actel 的 SmartTime 時(shí)序分析工具提供基于業(yè)界標準的靜態(tài)時(shí)序分析功能，包括 Synopsys 公司的設計約束 SDC，以及新的圖形化約束界面，因此使到 ASIC 向混合信號 FPGA 的過(guò)渡更加容易。另一項新增功能是時(shí)鐘源滯后分析，容許對具抖動(dòng)的時(shí)鐘定義約束條件，協(xié)助設計人員分析 FPGA 在其操作環(huán)境中的時(shí)序。SmartTime 也能對內部和外部生成的時(shí)鐘進(jìn)行異步信號的恢復和移除時(shí)序的正確性檢查。

Actel SmartPower功耗分析工具的增強功能讓用戶(hù)可進(jìn)行詳細的功耗分析，因而有助于節省功耗、降低成本和提高設計的可靠性。SmartPower現在能分別生成網(wǎng)絡(luò )、系統門(mén)、I/O、RAM、FIFO以及時(shí)鐘電路的功耗信息，又或根據部件類(lèi)型逐個(gè)模塊生成功耗信息。該工具可因應所有已定義的電壓進(jìn)行電力分配檢查和功耗比較。此外，SmartPower還可根據啟動(dòng)率估計每個(gè)負載的定時(shí)和輸出功率，使設計人員能更精確地計算出系統功耗。

供貨

Actel Libero IDE 7.2 Platinum (白金) 版本可運行于Windows和Unix平臺；升級的 Libero Gold (金) 版本則用于Windows平臺。所有版本均提供一年期可更新的使用權證。要了解有關(guān)產(chǎn)品的價(jià)格詳情，請與Actel聯(lián)系。

關(guān)于 Actel

Actel Corporation 是單芯片FPGA解決方案的領(lǐng)導性廠(chǎng)商。該公司于1985年成立，全球雇員超過(guò) 550 人。Actel于紐約納斯達克交易所 (NASDAQ) 上市，代號ACTL。Actel 在上海、香港、臺北、東京和漢城設有辦事處，并在中國大陸和亞洲主要城市建立了完善的分銷(xiāo)商網(wǎng)絡(luò )。查詢(xún)更多信息，請訪(fǎng)問(wèn)Actel 的網(wǎng)站：www.actel.com。