賽靈思新一代Vivado設計套件首次面向公眾開(kāi)放

　　All Programmable FPGA、SoC和3D IC的全球領(lǐng)先供應商賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )日前宣布首次面向所有用戶(hù)全面開(kāi)放其新一代設計環(huán)境Vivado™設計套件2012.2，該版本現已向目前所有質(zhì)保期內的ISE^®設計套件用戶(hù)免費提供。Vivado設計套件2012.2的發(fā)布分為兩個(gè)階段，首輪發(fā)布致力于加快C語(yǔ)言和RTL的實(shí)現速度;第二輪發(fā)布則著(zhù)重加快系統級功能的集成速度。該版本提供了高度集成的設計環(huán)境(IDE)和全新一代系統到IC工具， 其中包括高層次綜合、具有業(yè)界最佳System Verilog支持的RTL綜合、革命性創(chuàng )新的分析型布局布線(xiàn)，以及高級SDC時(shí)序引擎，使開(kāi)發(fā)人員能夠將設計實(shí)現速度提高達四倍，大大提升了他們的設計生產(chǎn)力。

　　Vivado 設計套件加速RTL實(shí)現

　　考慮到當今的設計規模大、復雜性高的特點(diǎn)，開(kāi)發(fā)人員面臨著(zhù)多重設計挑戰，難以實(shí)現自動(dòng)化設計收斂。Vivado設計套件2012.2的布局布線(xiàn)技術(shù)采用各種分析技巧加速實(shí)現周期，為多種同步的設計參數(包括擁塞、總線(xiàn)長(cháng)和時(shí)序等)進(jìn)行最佳優(yōu)化。針對復雜設計，和ISE設計套件相比，Vivado設計套件2012.2將性能提升了15%(相當于提升了一個(gè)速度等級)。性能的提升不僅擴大了賽靈思在中端產(chǎn)品系列的領(lǐng)先優(yōu)勢，使其性能領(lǐng)先競爭器件3個(gè)速度等級，同時(shí)在高端產(chǎn)品系列提供了更好的性能功耗比， 在低端各個(gè)產(chǎn)品系列提供了更佳的性能。

　　EVE公司CEO、總裁兼創(chuàng )始人Luc Burgun指出：“作為Vivado設計套件早期試用計劃的一員，我們非常高興看到賽靈思把ASIC級的工具帶到FPGA產(chǎn)業(yè)。憑借其先進(jìn)的布局布線(xiàn)算法和精密的設計分析環(huán)境，Vivado設計套件能大幅提升我們的設計生產(chǎn)力，并為我們的產(chǎn)品快速上市帶來(lái)莫大的優(yōu)勢。”

　　Vivado 設計套件加速C語(yǔ)言實(shí)現

　　隨著(zhù)Vivado 設計套件通用版本的發(fā)布，賽靈思還針對All Programmable 7系列 FPGA和Zynq™-7000 EPP SoC器件推出Vivado高層次綜合(HLS)工具，繼續延續其在電子系統級(ESL)設計領(lǐng)域的領(lǐng)先地位。Vivado HLS 將免費提供給目前保質(zhì)期內的 ISE 設計套件DSP版本和系統版本的用戶(hù)。設計人員通過(guò)將C、C++或System C代碼綜合到RTL中，能夠快速探索出復雜算法的實(shí)現架構。Vivado HLS與系統生成器(System Generator)完美集成在一起，能夠創(chuàng )建出快速仿真模型，支持視頻、圖像、雷達和基帶無(wú)線(xiàn)電等應用的快速開(kāi)發(fā)。Vivado HLS不僅能加速算法實(shí)現，還能將驗證時(shí)間縮短多達1萬(wàn)倍，并通過(guò)支持RTL微架構探索改進(jìn)系統性能。

　　中興(中國)通訊公司中心研究院數據中心總工程師劉衡祁表示：“在FPGA設計中，我們經(jīng)常用C語(yǔ)言快速搭建系統級模型，完成關(guān)鍵算法和架構上的驗證。但如何將C語(yǔ)言快速高效地轉化為硬件描述語(yǔ)言，一直是我們面臨的一道難題?，F在有了賽靈思 Vivado高層次綜合工具，此問(wèn)題得到了有效的解決。我們近期在一個(gè)產(chǎn)品項目中用C語(yǔ)言實(shí)現了關(guān)鍵算法，隨后用賽靈思的Vivado HLS工具成功將C代碼直接轉換成了Verilog。我們在賽靈思器件中對功能和性能進(jìn)行了驗證，結果表明Vivado HLS高層次綜合工具在FPGA設計流程中非常實(shí)用。”　　

　　整合賽靈思聯(lián)盟計劃(Xilinx Alliance Program)

　　為進(jìn)一步提高設計生產(chǎn)力，賽靈思持續與不斷增加的主要賽靈思聯(lián)盟計劃成員開(kāi)展協(xié)作，共同確保IP核均得到驗證， 設計工具及時(shí)推出以不斷豐富ISE 設計套件和Vivado設計套件工具。這種合作對Vivado設計套件第二階段的推出也很關(guān)鍵。Vivado設計套件第二階段將推出一種互動(dòng)設計與驗證環(huán)境Vivado IP 集成器(Vivado IP Integrator)，和Vivado IP 封裝器(Vivado IP Packager)。該器件使賽靈思、第三方IP提供商以及最終客戶(hù)能夠將IP核、模塊或完整設計封裝在一起，并配套提供各種約束、測試平臺和技術(shù)文檔。

　　供貨情況

　　保質(zhì)期內的ISE設計套件邏輯版本和嵌入式版本的用戶(hù)將免費獲得全新的Vivado設計套件版本，ISE設計套件DSP版本和系統版本的用戶(hù)也將免費獲得全新的Vivado設計套件系統版本。

　　賽靈思將于明年初Vivado設計套件第二階段發(fā)布的時(shí)候， 推出加速集成的新功能和方法。