Tensilica提供從RTL到GDSII的設計途徑

　　Tensilica公司日前宣布與Cadence設計系統公司合作，為雙方的客戶(hù)提供了一條從RTL

到首次流片可預測的設計途徑。Tensilica-Cadence Encounter® 從RTL到GDSII的設計方法學(xué)簡(jiǎn)化了基于Tensilica最新鉆石系列標準處理器內核的SOC設計的開(kāi)發(fā)。鉆石系列標準處理器內核包括了6款從最低32位控制器到業(yè)界最高性能的DSP的處理器內核。Tensilica公司還宣布了，它現在是Cadence公司OpenChoice IP計劃的會(huì )員。OpenChoice IP計劃提高了不同技術(shù)間的互操作性，促進(jìn)了IP核之間的協(xié)同工作，使Cadence的客戶(hù)可以獲得領(lǐng)先IP核提供商的產(chǎn)品。 　  
　　Encounter數字IC設計平臺集成了全局RTL和物理綜合、高性能SI監控（SI-aware）布線(xiàn)、以及復雜的納米分析和優(yōu)化，可理想的用于大規模、低功耗、高產(chǎn)能和其他要求嚴格的設計挑戰，并且通過(guò)了65納米節點(diǎn)的量產(chǎn)驗證。 　  

　　Cadence公司產(chǎn)品市場(chǎng)副總裁Eric Filseth表示，“Encounter是流行的從RTL到GDSII用于設計低功耗和高性能SoC系統的設計平臺。在該方法學(xué)中，通過(guò)對基于Tensilica公司Xtensa架構的鉆石系列標準處理器內核的支持，我們?yōu)榭蛻?hù)提供了將這些核嵌入到SoC中去的另一個(gè)有利方法。我們的客戶(hù)采用這種方法學(xué)可以減少幾個(gè)星期的設計周期?！?