選擇正確的串行總線(xiàn)系統(05-100)

　　圖2 PCIe提供額外的I/O槽和板上連接

　　ASI為支持載波類(lèi)性能而設計的(見(jiàn)圖1)。它提供QoS、高可靠性、性能路圖(擴展到10Gbit/S以上)和寬廣的伸縮性。ASI允許開(kāi)發(fā)人員實(shí)現數據和控制、通信的多點(diǎn)、同層間開(kāi)關(guān)互連鏈路。對于流控制，此結構對于每個(gè)虛擬信道采用結構間的信用基機構和出口鏈路屏蔽供數據通信層分和隔離。

　　在通信容量接近光纖能力時(shí)，為避免擁擠，協(xié)議提供的功能包括狀態(tài)基流控制機構、最小帶寬調度器和端點(diǎn)源限制?？渴录幚砗凸芾淼膶?zhuān)門(mén)協(xié)議接口，使此標準有最大的可用性。鏈路層、處理層首標和有效負載CRC保證端到端信息包完整性并提供錯誤通告。它也增加了可靠的安全性能和多計算能力。

　　ASI提供非常有競爭性的成本結構。做為PCI Express(PCIe)結構的擴展設計，ASI重新采用PCIe的物理和數據鏈路層，并增加一個(gè)改進(jìn)的處理層，為滿(mǎn)足高性能背板互連要求提供所需的功能。這使得它能提供高性能特性，但另一方面也影響與廣泛采用的PCI架構有關(guān)規模的軟件基礎和經(jīng)濟性。

　　在企業(yè)服務(wù)器和存儲領(lǐng)域，系統數據率繼續上升。在芯片間和背板對較高速度、較容易實(shí)現和低成本串行互連的需求正在增長(cháng)。

　　提供與傳統PCI系統安裝無(wú)縫兼容的PCI串行互連標準保留與PCI系統安裝基座軟件兼容，并寬范圍認可芯片到芯片標準。其規范規定支持2.5Gbit/s固有數據率的信息包協(xié)議和層結構性能。另外，它增加QoS、集成功率管理、熱插能力、每個(gè)引腳有效的高帶寬、錯誤報告、恢復和校正。

　　在服務(wù)器應用中，PCIe提供額外I/O槽和板上連接。這種情況更像出現在2路和4路服務(wù)器中的情況。用PCIe到PCI-X橋(見(jiàn)圖2)支持到PCIe傳統槽。隨著(zhù)存儲系統開(kāi)始轉移到PCIe，將要求開(kāi)關(guān)能支持I/O擴展,以便用于高性能、數據密集的端點(diǎn)(如光纖信道和RAID適配卡以及冗余1：1結構)，通過(guò)采用非透明橋接(圖3)可以實(shí)現。

　　PCIe開(kāi)關(guān)和橋最終將提供設計人員I/O擴展的最經(jīng)濟方法，同時(shí)保留到傳統PCI/PCI-X系統的橋接。

　　對于中到高端服務(wù)器和存儲應用中的高性能背板互連，ASI描準解開(kāi)聚集結構、I/O虛擬化和處理器間通信的將來(lái)要求。擴展PCIe架構將推進(jìn)ASI的性?xún)r(jià)比優(yōu)勢。

　　某些嵌入式處理和DSP基應用(如無(wú)線(xiàn)基站應用中的DSP)要求比較簡(jiǎn)單的數據傳輸和協(xié)議管理方法。這些高度計算應用通常要求系統在信號處理器之間快速傳輸數據。通常，它們不需要與高速系統背板有關(guān)的QoS或協(xié)議管理功能。

　　對于這樣的應用，串行RapidIO(sRIO)標準有不少優(yōu)點(diǎn)。描準處理器互連應用的一個(gè)簡(jiǎn)單芯片間串行鏈路，sRIO消除了與Ethernet標準有關(guān)大量處理輔助操作。它是為短有效負載處理器之間通信(如基站中用AAL2基ATM單元承載信息包語(yǔ)音)設計。采用點(diǎn)到點(diǎn)鏈路，sRIO允許處理器通過(guò)源直接尋址(處理包含目標器件的明確地址)與另外處理器互接通信。用嵌入在開(kāi)關(guān)中的路由表格，路由數據到它目標地。為了支持跨接這些鏈路的實(shí)時(shí)數據流和使等待時(shí)間最小，sRIO在硬件中增加錯誤檢測和恢復。

　　某些高端計算應用，具有大量并行、多處理配置的處理器。Infiniband是把低等待時(shí)間、高可靠性和寬伸縮性結合在一起的第一個(gè)標準。此標準的軟件增強協(xié)議、復雜的尋址和路由配置支持幾百或幾千節點(diǎn)的機箱間互連?！?/p>