HDLC的DSP與FPGA實(shí)現

　　用FPGA+DSP實(shí)現HDLC功能

　　對FPGA器件進(jìn)行功能設計一般采用的是"Top to Down"("從頂到底")的方法，亦即根據要求的功能先設計出頂層的原理框圖，該圖通常由若干個(gè)功能模塊組成。再把各個(gè)模塊細化為子模塊，對較復雜的設計還可把各子模塊分成一層層的下級子模塊，各層的功能可以用硬件描述語(yǔ)言或電路圖來(lái)實(shí)現。

　　DSP的設計則是按軟件順序執行的方法，主函數調用子函數，還可以把子函數分成下級子函數，目前的DSP設計軟件主要是用C語(yǔ)言來(lái)完成。

　　HDLC協(xié)議操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA來(lái)收數據，之后判斷幀頭“7E”及本機地址，如果是發(fā)給本機的數據，則對后續數據進(jìn)行判斷，如果有5個(gè)連“1”且后一位數據為“0”則將其后的一個(gè)“0”刪除，刪零后將數據存入FIFO中，收到幀尾“7E”時(shí)給出收結束標志;然后由DSP讀收結束標志，如果標志為“1”讀空FIFO，清標志位，將數據內容進(jìn)行CRC校驗。

　　HDLC發(fā)送端：首先由DSP將數據寫(xiě)入FPGA的FIFO之后，DSP給出標志;FPGA收到標志后，先發(fā)送幀頭“7E” ，然后發(fā)送數據，如果數據中有5個(gè)連“1”則在其后插入1個(gè)“0”，數據發(fā)送結束后發(fā)送幀尾“7E”。

　　FPGA設計

　　FPGA中實(shí)現的主要是鏈路層協(xié)議完成HDLC數據接口的收發(fā)，并完成與DSP的數據交互，該電路由接口模塊interface、HDLC數據發(fā)送模塊transmitter和HDLC數據接收模塊receiver三部分組成。

　　FPGA接口模塊interface

　　interface模塊的主要功能是：DSP通過(guò)數據、地址總線(xiàn)和讀寫(xiě)信號向FPGA讀寫(xiě)并行數據。

　　在本例中數據總線(xiàn)的寬度取決于所使用的DSP的數據位。由于目前DSP處理器的多為64位或32位，而完成數據交互使用8位就夠了，因此這里采用8位的數據總線(xiàn)cpu_data[7..0]。地址總線(xiàn)包括譯碼選通發(fā)送FIFO和接收FIFO的寄存器地址，命令寄存器和狀態(tài)寄存器。

　　對于DSP來(lái)說(shuō)，FPGA可以看成是一個(gè)普通芯片，通過(guò)片選CS/、讀寫(xiě)信號RD/和WR/，就可以選中FPGA并對其進(jìn)行讀寫(xiě)操作。

　　當FPGA需要向DSP傳遞信息時(shí)，中斷信號輸出端interrupt/ 變?yōu)榈碗娖?，DSP響應后可到FPGA中的狀態(tài)寄存器去讀取詳細的中斷信息并做出相應的處理。

　　FPGA數據發(fā)送模塊HDLC_Send

　　HDLC_Send模塊的主要功能是：對HDLC產(chǎn)生內部數據發(fā)送時(shí)鐘tx_clk;鎖存DSP寫(xiě)入FIFO的發(fā)送數據并按指定時(shí)序啟動(dòng)發(fā)送;在發(fā)送數據段前加上"7E"起始標志;對發(fā)送的數據及CRC計算結果進(jìn)行"插零"操作并附上"7E"結束標志把結果輸出(見(jiàn)圖1)。

　　txhdlc模塊由發(fā)送數據子模塊、標志數據插零子模塊及“7E”發(fā)送等模塊組成。

　　HDLC的數據發(fā)送時(shí)鐘tx_clk由外部輸入時(shí)鐘分頻得到，能以高于比特發(fā)送的速度執行對內部操作。

　　待發(fā)送數據是由外DSP通過(guò)interface模塊寫(xiě)入指定地址的緩沖存儲器的。在HDLC中，可以選用的緩沖存儲器類(lèi)型有FIFO存儲器、DPRAM存儲器、移位寄存器等。在本設計中，發(fā)送數據的存儲使用的FIFO存儲器。使用這種寄存器的優(yōu)點(diǎn)是：只對一個(gè)FIFO入口地址進(jìn)行操作，簡(jiǎn)化FPGA設計。DSP向FPGA寫(xiě)完數據后，向狀態(tài)寄存器寫(xiě)標志，表示數據發(fā)完可以發(fā)送，

　　發(fā)送的數據CRC的計算結果附在數據后面，再經(jīng)"插零"后附上"7E"標志就可輸出。發(fā)送數據子模塊監視著(zhù)每一個(gè)串行移出的數據，當發(fā)現數據流中出現5個(gè)連“1”時(shí)，就輸出控制信號1f_detect/ 暫停數據移位，此時(shí)子模塊zero_insert向數據流插入一個(gè)"0"比特。數據發(fā)送完畢后，“7E”發(fā)送子模塊發(fā)出"7E"作為結束標志，同時(shí)清除標志位。