賽靈思發(fā)布ISE12.2強化部分可重配置FPGA技術(shù)

　　全球可編程平臺領(lǐng)導廠(chǎng)商賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )今天宣布推出其第四代部分可重配置設計流程，以及智能時(shí)鐘門(mén)控技術(shù)的多項全新強化方案，可針對Virtex™®-6 FPGA設計中BRAM(block-RAM)降低24%的動(dòng)態(tài)功耗。設計人員即日起即可下載ISE12.2設計套件，利用其簡(jiǎn)便易用、直觀(guān)的部分可重配置設計流程，進(jìn)一步降低功耗和整體系統成本。同時(shí)，最新推出的ISE版本還可提供一項低成本仿真方案， 支持嵌入式設計流程。

　　賽靈思 ISE 設計套件高級市場(chǎng)營(yíng)銷(xiāo)總監 Tom Feist 指出：“由于系統日趨復雜，如今的設計人員往往需要以更少的資源實(shí)現更高的目標，而FPGA的可配置能力加上其固有的可編程性，使其成為設計人員的一項重要資產(chǎn)。賽靈思FPGA一直以來(lái)就支持部分可重配置功能，并且具備現場(chǎng)編程和重編程的高度靈活性。在成本、開(kāi)發(fā)板容量及功耗均面臨嚴苛限制的今天，行業(yè)需要更高效更經(jīng)濟的設計方案在競爭中取得優(yōu)勢，這就是為什么賽靈思一直致力于讓設計流程更加容易的重要因素。”

　　部分可重配置技術(shù)具備可即時(shí)調整的高度靈活性，可以大幅擴充單一FPGA的容量。在器件運行中，設計人員可對FPGA某些區域進(jìn)行重新編程，藉此加入新的功能，而器件其余部分正在運行的應用則完全不會(huì )受到任何影響。例如，用戶(hù)開(kāi)發(fā)無(wú)線(xiàn)光傳輸網(wǎng)絡(luò )方案，少用30-45%的資源就可以實(shí)現多端口多路復用器/轉發(fā)器的功能，而軟件無(wú)線(xiàn)電(SDR)解決方案可以在不干擾其他波形繼續運行的同時(shí)動(dòng)態(tài)交換通信波形，而且也無(wú)需改用更大或是額外的器件。部分可重配置技術(shù)還可以幫助設計人員有效的管理功耗，當系統無(wú)需在最高性能運行時(shí)，可以使用低能耗的方式來(lái)替代高能耗功能運行。

　　賽靈思采用更直觀(guān)的設計流程以及界面，使其第四代部分可重配置技術(shù)更加易于使用。其中包括一個(gè)經(jīng)進(jìn)一步改進(jìn)的時(shí)序約束和時(shí)序分析流程，自動(dòng)插入代理邏輯以橋接靜態(tài)和可重配置部分，并具備完整的設計時(shí)序收斂和仿真功能。ISE12 使得設計人員可以應用Virtex-4, Virtex-5 和Virtex-6器件，實(shí)現各種部分可重配置應用。

　　針對降低BRAM功耗，時(shí)鐘門(mén)控技術(shù)不斷創(chuàng )新，為幫助客戶(hù)使其設計的功耗更有效率，通過(guò)2009年夏季對PwrLite公司的收購，賽靈思增強了其智能時(shí)鐘門(mén)控技術(shù)，降低BRAM動(dòng)態(tài)功耗。通過(guò)一系列獨特的算法，ISE可以自動(dòng)中斷不必要的邏輯活動(dòng)，這些不必要的邏輯活動(dòng)正是引起耗電的關(guān)鍵因素。通過(guò)在綜合過(guò)后而非在RTL層實(shí)現功耗優(yōu)化，ISE可以降低多達30%的整體動(dòng)態(tài)功耗。從ISE12.2設計套件開(kāi)始，智能時(shí)鐘門(mén)控優(yōu)化也將在簡(jiǎn)單或雙端口模式下，降低專(zhuān)用RAM模塊的功耗。這些模塊提供了幾種啟動(dòng)模式，包括：陣列啟動(dòng)，寫(xiě)入啟動(dòng)，以及輸出時(shí)鐘寄存器啟動(dòng)。大多數的功耗節約都來(lái)自陣列啟動(dòng)模式。ISE是唯一可以提供集成于布局布線(xiàn)算法中的細分化時(shí)鐘門(mén)控優(yōu)化FPGA工具套件，更多信息，請參考賽靈思白皮書(shū)(WP370)：用時(shí)鐘控制門(mén)技術(shù)降低開(kāi)關(guān)功耗 。

　　針對嵌入式設計提供的仿真支持

　　ISE Simulator (ISim)現在已可通過(guò)賽靈思 XPS(Xilinx Platform Studio)和項目導航 (Project Navigator) 工具支持嵌入式設計流程，可以讓嵌入式開(kāi)發(fā)人員享受到集成在ISE設計套件中的混合語(yǔ)言(VHDL和Verilog)仿真器的優(yōu)勢。

　　立即啟動(dòng)設計

　　ISE 12設計套件目前正分階段推出，其中面向 Virtex-6 FPGA 設計的智能時(shí)鐘門(mén)控技術(shù)已隨5月4日發(fā)布的12.1版本推出;面向 Virtex-6 FPGA 設計的部分可重配置技術(shù)隨12.2 版本推出;而 對AXI4 IP 的支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等公司推出的最新仿真和綜合軟件協(xié)同工作。

　　此外，相對于前版而言，ISE 12 版軟件的邏輯綜合平均速度提升2倍，大型設計實(shí)施運行速度加快1.3倍，同時(shí)強化了嵌入式設計的方法。