芯瑞微先進(jìn)封裝設計總工馮毅：Chiplet設計中多物理場(chǎng)仿真的挑戰｜公開(kāi)課預告

今年9月起，智東西公開(kāi)課品牌全新升級為智猩猩。智猩猩定位硬科技講解與服務(wù)平臺，提供公開(kāi)課、在線(xiàn)研討會(huì )、講座、峰會(huì )等線(xiàn)上線(xiàn)下產(chǎn)品。

去年12月，智猩猩IC與算力教研組策劃推出「Chiplet技術(shù)公開(kāi)課」，中科院計算所互連技術(shù)實(shí)驗室主任郝沁汾、奎芯科技副總裁王曉陽(yáng)、芯動(dòng)科技技術(shù)總監高專(zhuān)、芯礪智能產(chǎn)品市場(chǎng)副總裁屠英浩、奇普樂(lè )CEO許榮峰5位技術(shù)專(zhuān)家，分別以《中國原生Chiplet技術(shù)標準發(fā)展之路》、《面向UCIe標準的Chiplet接口IP設計》、《跨工藝、跨封裝的Chiplet多芯?；ミB挑戰與實(shí)現》、《Chiplet在汽車(chē)大算力芯片設計中的優(yōu)勢與前景》、《Chiplet理念下的芯片設計新生態(tài)探索》為主題進(jìn)行了直播講解，累計收看人次17000+。錯過(guò)直播的朋友可以點(diǎn)擊底部【閱讀原文】收看完整回放。

11月28日19:30，「Chiplet技術(shù)公開(kāi)課」第6講將開(kāi)講，由芯瑞微先進(jìn)封裝設計總工馮毅主講，主題為《Chiplet設計中多物理場(chǎng)仿真的挑戰》。

Chiplet技術(shù)因其具有提升良率、突破光罩極限、芯片架構靈活等優(yōu)點(diǎn)，受到了產(chǎn)業(yè)界和學(xué)術(shù)界的廣泛關(guān)注。而Chiplet的諸多優(yōu)勢要依靠先進(jìn)封裝來(lái)實(shí)現，與之密切相關(guān)的多物理場(chǎng)仿真的重要性日益顯著(zhù)。

Chiplet中每顆芯粒間需要高密度的互連，才能實(shí)現高速的傳輸，這樣就使得整個(gè)芯片的熱分析復雜化，因為每一個(gè)芯粒上的熱點(diǎn)都會(huì )影響到相鄰區域的熱分布，同樣的情況還出現在電、磁、力、流體分析上。當多個(gè)芯粒被集成一體時(shí)，芯片封裝內部的電、磁、熱、力、流體密度快速提升，對物理場(chǎng)仿真的精度、效率都提出了更高的要求和挑戰。

芯瑞微自主研發(fā)的多物理場(chǎng)仿真平臺，依靠快速預估方法，實(shí)現了在系統設計時(shí)對信號完整性、電源完整性、熱與散熱的快速分析，并提供最優(yōu)的成本選擇方案。芯瑞微在一個(gè)平臺下將電磁、電熱、應力、流體等各個(gè)功能模塊有機融合，同時(shí)解決了Chiplet設計中的電、磁、熱和應力仿真等需求，客戶(hù)不需要來(lái)回切換單個(gè)工具，減少學(xué)習成本，大幅縮短開(kāi)發(fā)時(shí)間。

此次公開(kāi)課，馮毅老師首先會(huì )介紹芯片封裝的發(fā)展趨勢，并對Chiplet先進(jìn)封裝工藝技術(shù)及難點(diǎn)進(jìn)行分析。之后，馮毅老師將著(zhù)重講解Chiplet設計與仿真技術(shù)，以及設計中面臨的多物理場(chǎng)仿真挑戰。

第六講信息

 主 題 

《Chiplet設計中多物理場(chǎng)仿真的挑戰》

 提 綱 

1、芯片封裝的發(fā)展趨勢

2、Chiplet先進(jìn)封裝工藝技術(shù)及難點(diǎn)

3、Chiplet設計與仿真

4、Chiplet設計中多物理場(chǎng)仿真的挑戰

 主 講 人 

馮毅，芯瑞微電子先進(jìn)封裝設計總工，從事封裝設計一站式的工作將近 10 年，為數十家著(zhù)名國企央企、科研單位提供了芯片封裝測試解決方案。從小尺寸 SIP到大尺寸 FCBGA，從平鋪 FCBGA 到 2.5D/3D 的 chiplet，從設計到項目管理，從客戶(hù)需求到產(chǎn)品交付，從樣品到批量，幫客戶(hù)解決了模組快速迭代應用、高集成度模組的散熱以及信號完整性等問(wèn)題。

 直 播 時(shí) 間 

11月28日19:30-20:30

報名方式

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