實(shí)驗8：4位奇偶校驗器

• （1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；
• （2）通過(guò)實(shí)驗理解和掌握奇偶校驗器原理；
• （3）掌握用Verilog HDL描述奇偶校驗器的方法。

設計一個(gè)4位奇偶校驗器電路。要求當輸入的4位二進(jìn)制碼中有奇數個(gè)“1”時(shí)，輸出為“1”，否則輸出為“0”。

奇偶校驗，即判斷輸入變量中1的個(gè)數。當輸入變量中1的個(gè)數是奇數時(shí)，輸出為1。當輸入變量中1的個(gè)數是偶數時(shí)，輸出為0。真值表及邏輯表達式如下所示：

Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’
經(jīng)過(guò)化簡(jiǎn)得到：Y=A⊕B⊕C⊕D

4選1多路選擇器程序清單mult4.v

  module parity4   (
     input wire a,b,c,d,           //定義4個(gè)輸入
     output wire led    	        //定義奇偶校驗輸出結果對應的led
   );
   assign led = a^b^c^d;		//根據邏輯表達式賦值
  endmodule

1. 打開(kāi)Lattice Diamond，建立工程。
2. 新建Verilog HDL設計文件，并鍵入設計代碼。
3. 綜合并分配管腳，將輸入信號(a,b,c,d)分配至撥碼開(kāi)關(guān)(M7,M8,M9,M10)，將輸出信號led分配至板卡上的LED(N13)。
4. 構建并輸出編程文件，燒寫(xiě)至FPGA的Flash之中。
5. 改變撥碼開(kāi)關(guān)，觀(guān)察輸出結果。