實(shí)驗5：4變量多數表決器

• （1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；
• （2）通過(guò)實(shí)驗理解基本邏輯門(mén)電路；
• （3）學(xué)習用Verilog HDL數據流級描述基本門(mén)電路。

設計一個(gè)4變量多數表決器，在4個(gè)輸入中A代表2，B、C、D分別代表1，當輸入數值大于或等于3時(shí)，輸出為高電平，否則，輸出為低電平。

4變量多數表決器，可以理解為四人投票，將所投的票數加起來(lái)，若大于等于3票，則投票通過(guò)。注意：每個(gè)人的票數不同。由此可得到如下表1-5所示的真值表。定義四個(gè)輸入A,B,C,D和一個(gè)輸出Y。則他們的關(guān)系寫(xiě)成邏輯表達式經(jīng)化簡(jiǎn)可得到：

Y=AB+AD+AC+BCD

4變量多數表決器程序清單voter4.v

   module voter4    (
      input wire a,           //定義輸入的低位進(jìn)位及兩個(gè)加數a、b、c、d
      input wire b,
      input wire c,
      input wire d,
      output wire led        //定義顯示輸出結果的led
    );
     assign led = (a&b)|(a&c)|(a&d)|(b&c&d);    //根據邏輯表達式賦值
  endmodule

1. 打開(kāi)Lattice Diamond，建立工程。
2. 新建Verilog HDL設計文件，并鍵入設計代碼。
3. 綜合并分配管腳，將輸入信號a、b、c、d分配至撥碼開(kāi)關(guān)，將輸出信號led分配至板卡上的LED。a/M7,b/M8,c/M9,,d/M10,led/N13
4. 構建并輸出編程文件，燒寫(xiě)至FPGA的Flash之中。
5. 按下對應按鍵/撥動(dòng)撥碼開(kāi)關(guān)，觀(guān)察輸出結果。