鏈路上小段線(xiàn)的阻抗突變到底會(huì )不會(huì )影響信號質(zhì)量？

一博高速先生成員：劉春

在進(jìn)行PCB設計時(shí)，相信有經(jīng)驗的工程師都遇到過(guò)這種情況，在布線(xiàn)過(guò)程中，有時(shí)候由于電路結構或空間限制，需要中途某段走線(xiàn)變粗或變細，如串接電阻電容、下孔、BGA出線(xiàn)區域或走線(xiàn)密集區域等，但這樣做的結果就導致信號走線(xiàn)阻抗不連續，嚴重的甚至會(huì )影響信號的質(zhì)量。那么當面臨這類(lèi)情況時(shí)，我們該如何更好的去把控好設計以避免或減小對信號質(zhì)量造成影響呢？

本文將利用SIGRITY仿真軟件對信號在傳輸線(xiàn)上出現一段串聯(lián)走線(xiàn)阻抗突變的情況進(jìn)行仿真分析，了解串聯(lián)走線(xiàn)阻抗突變的情況是如何影響信號質(zhì)量的，方便我們在設計中遇到類(lèi)似阻抗突變時(shí)能游刃有余的順利完成設計。

搭建簡(jiǎn)易的仿真拓撲如下圖所示：

其中激勵源Vs的內阻為50ohm，TL,TL2均為50ohm阻抗，延時(shí)1ns的均勻傳輸線(xiàn)，TL1作為變量，模擬在PCB布線(xiàn)時(shí)發(fā)生阻抗突變的線(xiàn)段，負載Resistor為100K的電阻相當于開(kāi)路端接。

為了讓我們更直觀(guān)的了解在傳輸線(xiàn)路中串聯(lián)走線(xiàn)阻抗突變對信號的影響，基于上面搭建的仿真拓撲設置如下：

激勵源Vs設置幅度為1V的理想方波；

TL1設置阻抗為30ohm，延時(shí)0.2ns;

仿真結果：

根據仿真結果我們可以看到，在當前模型配置下，信號最差時(shí)電平幅度跌到了0.765V，已經(jīng)嚴重影響了信號的質(zhì)量。為了更方便大家理解該突變對信號的影響，我們還可以用反射原理進(jìn)行計算分析，看是否和我們的仿真結果相吻合。這里關(guān)于反射理論的知識就不再闡述，感興趣的朋友可以關(guān)注高速先生前幾期的文章，里面有詳細的描述哈！

分析如下：

0ns:

第一次反射，激勵源內阻分壓，A點(diǎn)電壓0.5V；

1ns:

第二次反射，B點(diǎn)分界，反射系數-0.25，TL1傳輸線(xiàn)上電壓0.375V；

1.2ns：

第三次反射，C點(diǎn)分界，反射系數0.25，TL2傳輸線(xiàn)上電壓0.46875V；

2.2ns：

第四次反射，D點(diǎn)分界，反射系數1，負載接受電壓電壓0.937V；

4.2ns:

由負載反射回去的電壓在C點(diǎn)分界再反射回來(lái)，受反射的影響，此時(shí)負載接收到的電壓變?yōu)?.765V；

……

可見(jiàn)仿真結果與我們計算分析結果是相吻合的。

通過(guò)上面的仿真例子和分析，相信大家對傳輸線(xiàn)中串聯(lián)走線(xiàn)阻抗突變是如何影響信號質(zhì)量的原理都有一定的了解了哈！下面我們再來(lái)仿真一下其他阻抗突變的情況，觀(guān)察是否能發(fā)現一些有價(jià)值的規律。同樣基于搭建的仿真拓撲設置如下：

激勵源Vs設置幅度為1V的理想方波；

TL1設置阻抗分別為30,40,50,60,70ohm，延時(shí)0.2ns;

仿真結果：

從仿真結果來(lái)看，我們可以知道當串聯(lián)走線(xiàn)阻抗突變越大，對信號質(zhì)量的影響也就越大。因此在PCB布線(xiàn)時(shí)，要盡可能的保證傳輸線(xiàn)阻抗連續或減小阻抗的突變程度。

當然，上面的仿真研究都是基于不存于現實(shí)的理想方波的，接下來(lái)我們來(lái)看看信號上升時(shí)間不為0時(shí)又是怎樣的？同樣基于搭建的仿真拓撲設置如下：

激勵源Vs設置幅度為1V，上升時(shí)間RT=1ns的脈沖；

TL1設置阻抗為30ohm，延時(shí)0.2ns; 

仿真結果與理想方波仿真結果比較：

根據仿真結果可知，當信號上升時(shí)間為1ns時(shí)，最差的信號電平為0.893V，信號質(zhì)量相較于理想方波的0.765V有了明顯的改善，那是否可認為傳輸線(xiàn)上串聯(lián)走線(xiàn)阻抗突變對信號質(zhì)量的影響和信號的上升邊有關(guān)呢？接下來(lái)我們繼續做進(jìn)一步仿真驗證，觀(guān)察之間是否存在關(guān)聯(lián)。同樣基于搭建的仿真拓撲設置如下：

激勵源Vs設置幅度為1V，上升時(shí)間RT分別設置為0.5ns,1ns,1.5ns的脈沖；

TL1設置阻抗為30ohm，延時(shí)0.2ns;

仿真結果：

仿真結果顯示，

RT=0.5ns時(shí)，信號最差電平0.807V；

RT=1.0ns時(shí)，信號最差電平0.893V；

RT=1.5ns時(shí)，信號最差電平0.928V。

可知，當信號的上升時(shí)間越長(cháng)，串聯(lián)走線(xiàn)阻抗突變段對信號質(zhì)量的影響越小，信號質(zhì)量就越好。因為阻抗突變段前后分界的反射是大小相等，方向相反的，在經(jīng)歷兩倍的突變延時(shí)后會(huì )相互抵消，可是在沒(méi)抵消之前這兩倍的延時(shí)內信號質(zhì)量受反射影響會(huì )變差，但如果信號的上升時(shí)間足夠大，就能夠把該影響給減弱甚至幾乎完全掩蓋掉。 

然而在實(shí)際設計中，我們信號的上升時(shí)間基本都是固定的，除了減小阻抗的突變之外還有哪些因素可以幫助我們去改善突變線(xiàn)段對信號質(zhì)量的影響呢？

相信大家都已經(jīng)猜到了哈！那就是我們阻抗突變段的長(cháng)度，即信號在阻抗突變段傳輸時(shí)的延時(shí)大小。話(huà)不多說(shuō)，我們直接來(lái)看仿真驗證吧！同樣基于搭建的仿真拓撲設置如下：

激勵源Vs設置幅度為1V，上升時(shí)間RT=1ns的脈沖；

TL1設置阻抗為30ohm，延時(shí)分別為0.01ns,0.1ns,0.2n,0.3ns;

仿真結果：

仿真結果顯示，

延時(shí)=0.01ns時(shí)，信號最差電平0.994V；

延時(shí)=0.1ns時(shí)，信號最差電平0.946V；

延時(shí)=0.2ns時(shí)，信號最差電平0.893V；

延時(shí)=0.3ns時(shí)，信號最差電平0.848V。

說(shuō)明，阻抗突變段的長(cháng)度越長(cháng)，串聯(lián)走線(xiàn)阻抗突變段對信號質(zhì)量的影響越大，當突變長(cháng)度足夠短時(shí)，影響可以忽略不計。這與信號上升時(shí)間越大，串聯(lián)走線(xiàn)阻抗突變段對信號質(zhì)量的影響越小是同樣的原理。

最后，綜合上面的仿真結果和分析，我們可以對串聯(lián)走線(xiàn)阻抗突變對信號質(zhì)量的影響做如下總結：

（1）串聯(lián)走線(xiàn)阻抗突變越大，對信號質(zhì)量的影響也就越大。因此在進(jìn)行PCB布線(xiàn)設計時(shí)，我們的串聯(lián)走線(xiàn)阻抗突變應盡可能的??；

（2）信號的上升時(shí)間越長(cháng)，串聯(lián)走線(xiàn)阻抗突變段對信號質(zhì)量的影響越小，即信號質(zhì)量就越好。

（3）阻抗突變段的長(cháng)度越長(cháng)，串聯(lián)走線(xiàn)阻抗突變段對信號質(zhì)量的影響越大，當突變長(cháng)度足夠短時(shí)，影響可以忽略不計。因此在進(jìn)行布線(xiàn)設計時(shí)，我們應該把走線(xiàn)的阻抗突變段盡可能的控制在較短的長(cháng)度內，當然，具體的長(cháng)度還要結合對應信號的上升時(shí)間進(jìn)行評估。