2000字你就能學(xué)會(huì )的JK觸發(fā)器基本教程

基本的SR NAND觸發(fā)器電路具有許多優(yōu)點(diǎn)，并在順序邏輯電路中使用，但是它存在兩個(gè)基本的開(kāi)關(guān)問(wèn)題。

• 1.必須始終避免設置= 0和復位= 0條件（S = R = 0）

• 2.如果在啟用（EN）輸入為高時(shí)設置或重置更改狀態(tài)，則可能不會(huì )發(fā)生正確的閂鎖動(dòng)作

然后，為了克服SR觸發(fā)器設計的這兩個(gè)基本設計問(wèn)題，開(kāi)發(fā)了JK觸發(fā)器。

這種簡(jiǎn)單的JK觸發(fā)器是所有觸發(fā)器設計中使用最廣泛的觸發(fā)器，被認為是通用觸發(fā)器電路。標有“ J”和“ K”的兩個(gè)輸入不是縮寫(xiě)的縮寫(xiě)字母，例如“ S”代表Set，“ R”代表Reset，而是由其發(fā)明人Jack Kilby選擇的自治字母，以區分翻轉字母。其他類(lèi)型的翻牌圈設計。

JK觸發(fā)器的順序操作與具有相同“置位”和“復位”輸入的先前SR觸發(fā)器完全相同。這次的區別是，即使S和R都為邏輯“ 1” ，“ JK觸發(fā)器”也沒(méi)有SR鎖存器的無(wú)效或禁止的輸入狀態(tài)。

該JK觸發(fā)器基本上是一個(gè)門(mén)控SR觸發(fā)器通過(guò)添加一時(shí)鐘輸入電路的，其防止當兩個(gè)輸入S和R等于邏輯電平“1”時(shí)可能發(fā)生的非法或無(wú)效的輸出條件。由于有了這個(gè)額外的時(shí)鐘輸入，JK觸發(fā)器具有四個(gè)可能的輸入組合：“邏輯1”，“邏輯0”，“無(wú)變化”和“切換”。JK觸發(fā)器的符號類(lèi)似于SR雙穩態(tài)鎖存器的符號，如上一教程中所見(jiàn)，只是增加了時(shí)鐘輸入。

基本的JK觸發(fā)器

在其發(fā)明者杰克·基爾比（Jack Kilby）之后，先前的SR雙穩態(tài)的S和R輸入現在分別被兩個(gè)分別稱(chēng)為J和K輸入的輸入所代替。然后這相當于：?= S和?= R。

選通的SR雙穩態(tài)門(mén)的兩個(gè)2輸入與門(mén)現在已由兩個(gè)3輸入與非門(mén)取代，每個(gè)門(mén)的第三輸入連接到Q和Q的輸出。SR觸發(fā)器的這種交叉耦合允許先前無(wú)效的S =“ 1”和R =“ 1”狀態(tài)被用于產(chǎn)生“切換動(dòng)作”，因為兩個(gè)輸入現已互鎖。

如果電路現在處于“置位”狀態(tài)，則J輸入將通過(guò)下部的NAND門(mén)被Q的“ 0”狀態(tài)禁止。如果電路為“ RESET”，則通過(guò)上級“與非”門(mén)通過(guò)Q的“ 0”狀態(tài)禁止K輸入。由于Q和Q總是不同的，我們可以使用它們來(lái)控制輸入。當輸入J和K都等于邏輯“ 1”時(shí)，JK觸發(fā)器如以下真值表所示進(jìn)行切換。

JK函數的真值表

然后，JK觸發(fā)器基本上是帶反饋的SR觸發(fā)器，它在正常切換下任何時(shí)候都只能使其兩個(gè)輸入端子之一（SET或RESET）之一處于活動(dòng)狀態(tài)，從而消除了先前在SR觸發(fā)器中看到的無(wú)效條件電路。

但是，如果J和K輸入都為邏輯“ 1”（J = K = 1）為高電平，則當時(shí)鐘輸入變?yōu)楦唠娖綍r(shí)，電路將在輸出切換時(shí)“切換”并相互補充狀態(tài)改變。當兩個(gè)端子均為“ HIGH”時(shí)，這導致JK觸發(fā)器的作用更類(lèi)似于T型觸發(fā)器。但是，由于將輸出反饋到輸入，這可能會(huì )使Q的輸出在補足一次后連續在SET和RESET之間振蕩。

盡管此JK觸發(fā)器電路是對時(shí)鐘SR觸發(fā)器的改進(jìn)，但如果在時(shí)鐘輸入的定時(shí)脈沖有時(shí)間變?yōu)椤?OFF”之前輸出Q改變狀態(tài)，則它也會(huì )遭受稱(chēng)為“競賽”的時(shí)序問(wèn)題。為避免這種情況，定時(shí)脈沖周期（ T ）必須保持盡可能短（高頻）。由于使用基本的NAND或NOR門(mén)構建的基本JK觸發(fā)器有時(shí)無(wú)法做到這一點(diǎn)，因此開(kāi)發(fā)了更加穩定的高級主從觸發(fā)器（邊沿觸發(fā)）。

主從JK觸發(fā)器

主從觸發(fā)器通過(guò)使用兩個(gè)串聯(lián)配置的SR觸發(fā)器消除了所有時(shí)序問(wèn)題。一個(gè)觸發(fā)器充當“主”電路，在時(shí)鐘脈沖的上升沿觸發(fā)，而另一個(gè)觸發(fā)器充當“從屬”電路，在時(shí)鐘脈沖的下降沿觸發(fā)。這導致兩個(gè)部分，在時(shí)鐘信號的相反半周期內使能主部分和從部分。

TTL 74LS73是雙JK觸發(fā)器IC，在單個(gè)芯片中包含兩個(gè)單獨的JK型雙穩態(tài)，可以制作單或主從觸發(fā)器。其他JK觸發(fā)器IC包括帶清零功能的74LS107雙路JK觸發(fā)器，帶預設和清零輸入的74LS109雙路正緣觸發(fā)JK觸發(fā)器和74LS112雙路負緣觸發(fā)觸發(fā)器。

雙JK觸發(fā)器74LS73

其他流行的JK觸發(fā)器IC

主從JK觸發(fā)器

的主-從觸發(fā)器是基本上是兩個(gè)門(mén)控SR觸發(fā)器與具有反相時(shí)鐘脈沖從串聯(lián)配置連接在一起。來(lái)自“從”觸發(fā)器的Q和Q的輸出反饋到“主”觸發(fā)器的輸入，而“主”觸發(fā)器的輸出連接到“從”觸發(fā)器的兩個(gè)輸入。從從機輸出到主機輸入的這種反饋配置提供了JK觸發(fā)器的特性切換，如下所示。

主從JK觸發(fā)器

輸入信號J和K連接到門(mén)控“主” SR觸發(fā)器，該觸發(fā)器“鎖定”輸入條件，而時(shí)鐘（Clk）輸入為邏輯電平“ 1”時(shí)為“高”。由于“從”觸發(fā)器的時(shí)鐘輸入是“主”時(shí)鐘輸入的反相（互補），因此“從” SR觸發(fā)器不會(huì )觸發(fā)。當時(shí)鐘輸入變?yōu)椤暗汀钡竭壿嬰娖健?0”時(shí)，“主”觸發(fā)器的輸出僅由門(mén)控“從”觸發(fā)器“看到”。

當時(shí)鐘為“低”時(shí)，“主”觸發(fā)器的輸出被鎖存，并且對其輸入的任何其他更改都將被忽略。選通的“從”觸發(fā)器現在響應由“主”部分傳遞的輸入狀態(tài)。

然后，在時(shí)鐘脈沖的“從低到高”轉變時(shí)，“主”觸發(fā)器的輸入被饋送到“從”觸發(fā)器的門(mén)控輸入，而在“從高到低”轉變時(shí)，相同的輸入反映在“從”的輸出上，從而使這種類(lèi)型的觸發(fā)器沿或脈沖觸發(fā)。

然后，當時(shí)鐘信號為“高”時(shí)，電路接收輸入數據，并在時(shí)鐘信號的下降沿將數據傳遞到輸出。換句話(huà)說(shuō)，主從JK觸發(fā)器是“同步”設備，因為它僅以時(shí)鐘信號的時(shí)序傳遞數據。

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