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基于FPGA的RS碼譯碼器的設計
- 摘要:介紹了符合CCSDS標準的RS(255,223)碼譯碼器的硬件實(shí)現結構。譯碼器采用8位并行時(shí)域譯碼算法,主要包括了修正后的無(wú)逆BM迭代譯碼算法,錢(qián)搜索算法和Forney算法。采用了三級流水線(xiàn)結構實(shí)現,減小了譯碼器的時(shí)延
- 關(guān)鍵字: RS碼 FPGA 譯碼器 有限域 改進(jìn)的BM算法
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