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Altera MAX10: 時(shí)鐘分頻
- 時(shí)鐘分頻在之前的實(shí)驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來(lái)我們將學(xué)習時(shí)序邏輯的設計。====硬件說(shuō)明====時(shí)鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現各種時(shí)鐘的分頻和倍頻設計，但是通過(guò)語(yǔ)言設計進(jìn)行時(shí)鐘分頻是最基本的訓練，在對時(shí)鐘要求不高的設計時(shí)也能節省鎖相環(huán)資源。在本實(shí)驗中我們將實(shí)現任意整數的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡(jiǎn)單，比較容易理解。通
- 關(guān)鍵字： 時(shí)序邏輯 時(shí)鐘分頻 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 時(shí)鐘分頻
- 時(shí)鐘分頻在之前的實(shí)驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來(lái)我們將學(xué)習時(shí)序邏輯的設計。硬件說(shuō)明時(shí)鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現各種時(shí)鐘的分頻和倍頻設計，但是通過(guò)語(yǔ)言設計進(jìn)行時(shí)鐘分頻是最基本的訓練，在對時(shí)鐘要求不高的設計時(shí)也能節省鎖相環(huán)資源。在本實(shí)驗中我們將實(shí)現任意整數的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡(jiǎn)單，比較容易理解。通過(guò)計數器計數是完
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Altera MAX10: 2位7段數碼管顯示
- 數碼管顯示本實(shí)驗將會(huì )讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。====硬件說(shuō)明====數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽(yáng)極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽(yáng)端接高電平有效。當共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應的低電平
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Lattice MXO2: 2位7段數碼管顯示
- 數碼管顯示本實(shí)驗將會(huì )讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。硬件說(shuō)明數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽(yáng)極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽(yáng)端接高電平有效。當共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應的低電平信號就可以使相應
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Altera MAX10: 3-8譯碼器
- 在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。====硬件說(shuō)明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
- 關(guān)鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8譯碼器
- 在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。硬件說(shuō)明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點(diǎn)亮RGB三色燈
- 在這個(gè)實(shí)驗里我們將學(xué)習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說(shuō)明====STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時(shí)LED變亮，當FPGA輸出高電平時(shí)LED熄滅，當兩種或者三種顏色變亮時(shí)會(huì )混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點(diǎn)亮RGB三色燈
- 在這個(gè)實(shí)驗里我們將學(xué)習控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說(shuō)明STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時(shí)LED變亮，當FPGA輸出高電平時(shí)LED熄滅，當兩種或者三種顏色變亮時(shí)會(huì )混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點(diǎn)亮LED燈
- 恭喜你拿到我們的小腳丫開(kāi)發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習FPGA的設計同時(shí)更深入了解我們的小腳丫。如果你還沒(méi)有開(kāi)始使用小腳丫，也可以從這里一步一步開(kāi)始你的可編程邏輯學(xué)習。請先準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關(guān)，會(huì )經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設計工具，這是用小腳丫STEP-MAX10必須用到的。 硬件說(shuō)明STEP-MAX10開(kāi)發(fā)板雖然很小巧，上面也集成了不少外設，在本實(shí)驗里我們就看看如何用FPGA控制簡(jiǎn)單外設，如何用按鍵或者開(kāi)關(guān)控制LED的亮和
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Lattice MXO2: 點(diǎn)亮LED燈
- 恭喜你拿到我們的小腳丫開(kāi)發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習FPGA的設計同時(shí)更深入了解我們的小腳丫。如果你還沒(méi)有開(kāi)始使用小腳丫，也可以從這里一步一步開(kāi)始你的可編程邏輯學(xué)習。請先到云盤(pán)準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關(guān)，會(huì )經(jīng)常用到這些文檔。你還必須先安裝好Diamond設計工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說(shuō)明STEP-MXO2 V2開(kāi)發(fā)板雖然很小巧，上面也集成了不少外設，在本實(shí)驗里我們就看看如何用FPGA控制簡(jiǎn)單外設，如何用按鍵或者開(kāi)關(guān)控制LED的亮和滅。這是開(kāi)
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實(shí)驗22 4位串行累加器
- 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語(yǔ)言基于FPGA實(shí)現累加器的原理及實(shí)現方法實(shí)驗任務(wù)設計一個(gè)4位串行累加器，電路原理框圖如圖所示，在開(kāi)關(guān)K處設置串行輸入數據，在CP端輸入8個(gè)脈沖，將完成一次，兩個(gè)四位串行數據的相加，結果存D-A中。實(shí)驗原理根據上述電路框圖，可以分割系統任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器，可以存放計算產(chǎn)生的中間結果，省去了計算單元的讀取操作，能加快計算單
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實(shí)驗21：智力競賽搶答器
- 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握搶答器原理；（3）學(xué)習用Verilog HDL描述方法描述搶答器。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開(kāi)關(guān)k1,k2,k3,k4表示主持人復位開(kāi)始搶答，獲得搶答的選手顯示對應led，答題時(shí)間超過(guò)30秒報警每位選手初始分數5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數顯示在數碼管實(shí)驗原理根據搶答器的功能，
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實(shí)驗20：步進(jìn)電機2
- 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握步進(jìn)電機技術(shù)與實(shí)現方法；（3）學(xué)習用Verilog HDL行為描述方法描述步進(jìn)電機。實(shí)驗任務(wù)本實(shí)驗的任務(wù)設計一個(gè)步進(jìn)電機運行控制電路，A、B、C、D分別表示步進(jìn)電機的四相繞組，步進(jìn)電機按四相四拍的方式運行。如要求電機正傳時(shí)，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時(shí)，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實(shí)驗原理為了
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實(shí)驗19：步進(jìn)電機1
- 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握步進(jìn)電機的原理和設計方法；（3）學(xué)習用Verilog HDL描述一個(gè)步進(jìn)電機電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計控制四相繞組的步進(jìn)電機電機正轉、反轉、停止的控制電路。要求如下：電機運轉規律為：正轉30s→停10s→反轉30s→停10s→正轉30s……實(shí)驗原理步進(jìn)電機是將電脈沖信號轉變?yōu)榻俏灰苹蚓€(xiàn)位移的開(kāi)環(huán)控制元步進(jìn)電機件。當電流流過(guò)定子繞組時(shí)，定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì )帶動(dòng)轉子旋轉一角度，使得轉
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實(shí)驗18：秒表計數器
- 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握計數器原理；（3）掌握用Verilog HDL數據流和行為級描述寄存器單元的方法。實(shí)驗任務(wù)設計簡(jiǎn)單秒表(60進(jìn)制），并要求帶啟動(dòng)、復位、暫停功能。實(shí)驗原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉計數。并且通過(guò)開(kāi)關(guān)設置，達到復位至00，任意時(shí)刻暫停和啟動(dòng)的功能。我們通過(guò)將開(kāi)發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時(shí)頻率，實(shí)現秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時(shí)。通過(guò)
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lattice介紹
萊迪思(Lattice)半導體公司提供業(yè)界最廣范圍的現場(chǎng)可編程門(mén)陣列（FPGA）、可編程邏輯器件（PLD）及其相關(guān)軟件，包括現場(chǎng)可編程系統芯片（FPSC）、復雜的可編程邏輯器件（CPLD）,可編程混合信號產(chǎn)品（ispPAC?）和可編程數字互連器件（ispGDX?）。萊迪思還提供業(yè)界領(lǐng)先的SERDES產(chǎn)品。 FPGA和PLD是廣泛使用的半導體元件，最終用戶(hù)可以將其配置成特定的邏輯電路，從而縮短設 [ 查看詳細 ]
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