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FPGA的快速入門(mén)經(jīng)驗談（part1）

  • FPGA的快速入門(mén)經(jīng)驗談（part1）-有很多年輕人，被割裂了歷史，被荒廢了未來(lái)，迷茫， 迷茫到幾乎絕望，不過(guò)，他們還年輕，青春尚存，還有創(chuàng )造力，還有奮斗的資本，其中不乏不甘心被拋棄，被覆蓋之人。
  • 關(guān)鍵字： FPGA  單片機  

FPGA開(kāi)發(fā)技巧之同步復位與異步復位的理解

  • FPGA開(kāi)發(fā)技巧之同步復位與異步復位的理解-前兩天和師兄討論了一下design rule其中提到了同步異步復位的比較這個(gè)常見(jiàn)問(wèn)題，據說(shuō)也是IC公司經(jīng)常問(wèn)到的一面試題。
  • 關(guān)鍵字： FPGA  同步復位  異步復位  

詳細圖解在NetFPGA上創(chuàng )建一個(gè)OpenFlow Switch的網(wǎng)絡(luò )

  • 詳細圖解在NetFPGA上創(chuàng )建一個(gè)OpenFlow Switch的網(wǎng)絡(luò )-Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的 如 圖所示，我們會(huì )創(chuàng )建一個(gè)基于OpenFlow Switch的網(wǎng)絡(luò )。
  • 關(guān)鍵字： FPGA  NetFPGA  

用FPGA實(shí)現MAC核所要完成的功能

  • 用FPGA實(shí)現MAC核所要完成的功能-MAC發(fā)送模塊可將上層協(xié)議提供的數據封裝之后通過(guò)MII接口發(fā)送給PHY。
  • 關(guān)鍵字： FPGA  MAC  MII  

FPGA verilog實(shí)現的1602時(shí)鐘計數器

  • FPGA verilog實(shí)現的1602時(shí)鐘計數器-網(wǎng)上很少用人公開(kāi)這一類(lèi)代碼，一搜FPGA 1602，都是寫(xiě)一個(gè)靜態(tài)的顯示，在實(shí)際應用中，是沒(méi)有用的，因此這個(gè)簡(jiǎn)單的例子，給大家拋磚引玉了！
  • 關(guān)鍵字： FPGA  1602時(shí)鐘計數器  

如何使用PlanAhead/Adept加速管腳排布

  • 如何使用PlanAhead/Adept加速管腳排布-在排布FPGA管腳生成ucf文件的過(guò)程中，當FPGA管腳較多的時(shí)候，手工排布管腳不僅效率低，而且很容易出錯。借助PlanAhead和Adept等工具，可以很方便快速的實(shí)現管腳排布。
  • 關(guān)鍵字： PlanAhead  Adept  FPGA  

組合邏輯設計中的毛刺現象

  • 組合邏輯設計中的毛刺現象-和所有的數字電路一樣，毛刺也是FPGA電路中的棘手問(wèn)題，它的出現會(huì )影響電路工作的穩定性，可靠性，嚴重時(shí)會(huì )導致整個(gè)數字系統的誤動(dòng)作和邏輯紊亂。
  • 關(guān)鍵字： 毛刺  FPGA  電路  

FPGA管腳分配時(shí)需注意的一些事項

  • FPGA管腳分配時(shí)需注意的一些事項-設計過(guò)FPGA的原理圖，看FPGA的手冊，說(shuō)管腳的分配問(wèn)題，如時(shí)鐘管腳要用GC類(lèi)管腳，而且單端時(shí)鐘輸入時(shí)要用P類(lèi)型的管腳，不能用N類(lèi)型管腳等等。
  • 關(guān)鍵字： FPGA  

學(xué)習FPGA需要注意的幾個(gè)重要問(wèn)題

  • 學(xué)習FPGA需要注意的幾個(gè)重要問(wèn)題-如何學(xué)好FPGA呢，很多人很困惑，多數停留在基礎位置徘徊，我就這方面問(wèn)題給大家談幾點(diǎn)自己的看法。
  • 關(guān)鍵字： FPGA  數字電路  HDL語(yǔ)言  

使用Signal Tap II采集到的數據進(jìn)行Matlab仿真

  • 使用Signal Tap II采集到的數據進(jìn)行Matlab仿真-在使用FPGA進(jìn)行無(wú)線(xiàn)通信或者進(jìn)行信號處理時(shí)，一般按照這樣的步驟進(jìn)行
  • 關(guān)鍵字： FPGA  Matlab仿真  SignalTapII  

FPGA專(zhuān)家教您如何在FPGA設計中使用HLS

  • FPGA專(zhuān)家教您如何在FPGA設計中使用HLS-Luke Miller并非一開(kāi)始就是HLS（高層次綜合）的倡導者。在使用早期的工具版本的時(shí)候，他似乎有過(guò)一些糟糕的經(jīng)歷。
  • 關(guān)鍵字： FPGA  HLS  

深度學(xué)習算法有望在FPGA和超級計算機上運行

  • 深度學(xué)習算法有望在FPGA和超級計算機上運行-由NSF資助的一個(gè)研究項目，目前正在研究如何使用RDMA高性能連接器將深度學(xué)習算法在FPGA和跨系統之間運行；另一個(gè)由Andrew Ng和兩個(gè)超算專(zhuān)家牽頭的項目，則希望把模型放在超級計算機上，給它們一個(gè)Python接口。
  • 關(guān)鍵字： FPGA  深度學(xué)習  人工智能  

不可錯過(guò)的400Gbps以太網(wǎng)演示

  • 不可錯過(guò)的400Gbps以太網(wǎng)演示-在那里，毫無(wú)疑問(wèn)你會(huì )駐足在賽靈思展位前（# 23）觀(guān)看一個(gè)基于賽靈思Virtex UltraScale VU095 FPGA評估板VCU109的Spirent 400G以太網(wǎng)測試系統，該系統連接四個(gè)100Gbps的住友電工 CFP4 LR4光模塊。
  • 關(guān)鍵字： 賽靈思  FPGA  光模塊  

一個(gè)FPGA中現在可集成多少32位RISC處理器？

  • 一個(gè)FPGA中現在可集成多少32位RISC處理器？-Jan Gray是在FPGA中集成32位RISC處理器的專(zhuān)家，他寫(xiě)了一篇博客叫作FPGA CPU 新聞，副標題為 “使用FPGA開(kāi)發(fā)并行計算機體系架構”。
  • 關(guān)鍵字： FPGA  RISC處理器  

基于FPGA開(kāi)放流程的SDN轉發(fā)引擎

  • 基于FPGA開(kāi)放流程的SDN轉發(fā)引擎-博主Greg Ferro在其Ethereal Mind網(wǎng)頁(yè)上發(fā)布了一則關(guān)于 Corsa Technology簡(jiǎn)短博客信息，提到Corsa公司制作了一對基于FPGA開(kāi)放流程的SDN轉發(fā)引擎。Ferro同時(shí)簡(jiǎn)單討論了此引擎是否適用于WANs網(wǎng)絡(luò )。
  • 關(guān)鍵字： SDN  FPGA  WAN  
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