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FPGA設計開(kāi)發(fā)軟件Quartus II的使用技巧之： 典型實(shí)例-SignalTap II功能演示
- 本節旨在通過(guò)給定的工程實(shí)例——“正弦波發(fā)生器”來(lái)熟悉Altera Quartus II高級調試功能SignalTap II和Intent Memory Content Editor的使用方法。同時(shí)使用基于A(yíng)ltera FPGA的開(kāi)發(fā)板將該實(shí)例進(jìn)行下載驗證，完成工程設計的硬件實(shí)現。在本節中，將主要講解下面知識點(diǎn)。
- 關(guān)鍵字： QuartusII SignalTapII FPGA
基于Verilog HDL的SDX總線(xiàn)與Wishbone總線(xiàn)接口轉化的設計與實(shí)現
- 針對機載信息采集系統可靠性、數據管理高效性以及硬件成本的需求，介紹了基于硬件描述語(yǔ)言Verilog HDL設計的SDX總線(xiàn)與Wishbo ne總線(xiàn)接口轉化的設計與實(shí)現，并通過(guò)Modelsim進(jìn)行功能仿真，在QuartusⅡ軟件平臺上綜合，最終在A(yíng)ltera公司的CyclONeⅢ系列FPGA上調試。實(shí)驗證明了設計的可行性。
- 關(guān)鍵字： SDX總線(xiàn) Wishbone總線(xiàn) FPGA
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