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Altera MAX10: 2位7段數碼管顯示

數碼管顯示本實(shí)驗將會(huì )讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。====硬件說(shuō)明====數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽(yáng)極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽(yáng)端接高電平有效。當共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應的低電平
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Lattice MXO2: 2位7段數碼管顯示

數碼管顯示本實(shí)驗將會(huì )讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。硬件說(shuō)明數碼管是工程設計中使用很廣的一種顯示輸出器件。一個(gè)7段數碼管（如果包括右下的小點(diǎn)可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現數字顯示。通常數碼管分為共陽(yáng)極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽(yáng)極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽(yáng)端接高電平有效。當共陽(yáng)端接高電平時(shí)只要在各個(gè)位段上加上相應的低電平信號就可以使相應
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專(zhuān)業(yè)音視頻領(lǐng)域中，Pro AV 的崛起之路

編者按：在技術(shù)進(jìn)步的加持下，AV行業(yè)發(fā)展得如何了？本文采訪(fǎng)了兩位深耕于廣播電視行業(yè)的技術(shù)人，為我們介紹了專(zhuān)業(yè)音視頻的進(jìn)展：一位冉冉升起的新星：Pro AV以及FPGA在其中發(fā)揮的作用。美國，拉斯維加斯，一個(gè)巨型球幕緩緩睜開(kāi)了它的雙眼，如神一般俯視著(zhù)眾人。這個(gè)名為MSG Sphere的大型劇院位于拉斯維加斯市中心，它高約90米，寬約150米，外面被LED屏幕覆蓋，顯示面積是IMAX的40多倍，采用多臺8K攝像機來(lái)捕獲360度全景視頻，為現場(chǎng)觀(guān)眾提供比當今最佳高清電視清晰100倍的身臨其境的體驗。如今，沉浸式
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Altera MAX10: 3-8譯碼器

在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。====硬件說(shuō)明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

在這個(gè)實(shí)驗里我們將學(xué)習如何用Verilog來(lái)實(shí)現組合邏輯。硬件說(shuō)明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見(jiàn)的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實(shí)驗里以最常見(jiàn)的3-8譯碼器為例說(shuō)明如何用Verilog實(shí)現。3-8譯碼器的真值表如下：從前面的實(shí)驗可以知道，當FPGA輸出信號到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開(kāi)關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開(kāi)關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗里我們將學(xué)習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說(shuō)明====STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時(shí)LED變亮，當FPGA輸出高電平時(shí)LED熄滅，當兩種或者三種顏色變亮時(shí)會(huì )混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗里我們將學(xué)習控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說(shuō)明STEP-MXO2 V2開(kāi)發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開(kāi)關(guān)控制三色LED的顯示。這是開(kāi)發(fā)板上的2個(gè)三色LED，采用的是共陽(yáng)極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時(shí)LED變亮，當FPGA輸出高電平時(shí)LED熄滅，當兩種或者三種顏色變亮時(shí)會(huì )混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開(kāi)發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習FPGA的設計同時(shí)更深入了解我們的小腳丫。如果你還沒(méi)有開(kāi)始使用小腳丫，也可以從這里一步一步開(kāi)始你的可編程邏輯學(xué)習。請先準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關(guān)，會(huì )經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設計工具，這是用小腳丫STEP-MAX10必須用到的。硬件說(shuō)明STEP-MAX10開(kāi)發(fā)板雖然很小巧，上面也集成了不少外設，在本實(shí)驗里我們就看看如何用FPGA控制簡(jiǎn)單外設，如何用按鍵或者開(kāi)關(guān)控制LED的亮和
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Lattice MXO2: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開(kāi)發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習FPGA的設計同時(shí)更深入了解我們的小腳丫。如果你還沒(méi)有開(kāi)始使用小腳丫，也可以從這里一步一步開(kāi)始你的可編程邏輯學(xué)習。請先到云盤(pán)準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關(guān)，會(huì )經(jīng)常用到這些文檔。你還必須先安裝好Diamond設計工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說(shuō)明STEP-MXO2 V2開(kāi)發(fā)板雖然很小巧，上面也集成了不少外設，在本實(shí)驗里我們就看看如何用FPGA控制簡(jiǎn)單外設，如何用按鍵或者開(kāi)關(guān)控制LED的亮和滅。這是開(kāi)
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實(shí)驗22 4位串行累加器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語(yǔ)言基于FPGA實(shí)現累加器的原理及實(shí)現方法實(shí)驗任務(wù)設計一個(gè)4位串行累加器，電路原理框圖如圖所示，在開(kāi)關(guān)K處設置串行輸入數據，在CP端輸入8個(gè)脈沖，將完成一次，兩個(gè)四位串行數據的相加，結果存D-A中。實(shí)驗原理根據上述電路框圖，可以分割系統任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器，可以存放計算產(chǎn)生的中間結果，省去了計算單元的讀取操作，能加快計算單
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實(shí)驗21：智力競賽搶答器

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握搶答器原理；（3）學(xué)習用Verilog HDL描述方法描述搶答器。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計一個(gè)智力競賽搶答器，帶復位和主持人控制功能。一共4組選手，用開(kāi)關(guān)k1,k2,k3,k4表示主持人復位開(kāi)始搶答，獲得搶答的選手顯示對應led，答題時(shí)間超過(guò)30秒報警每位選手初始分數5分（RESET復位），主持人控制加分減分按鍵，每次增加或減少1分（最多9分），答題選手分數顯示在數碼管實(shí)驗原理根據搶答器的功能，
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實(shí)驗20：步進(jìn)電機2

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握步進(jìn)電機技術(shù)與實(shí)現方法；（3）學(xué)習用Verilog HDL行為描述方法描述步進(jìn)電機。實(shí)驗任務(wù)本實(shí)驗的任務(wù)設計一個(gè)步進(jìn)電機運行控制電路，A、B、C、D分別表示步進(jìn)電機的四相繞組，步進(jìn)電機按四相四拍的方式運行。如要求電機正傳時(shí)，控制端T＝1，電機的四相繞組的通電順序為AC—DA—BD—CB—AC……如要求電機反傳時(shí)，控制端T＝0，電機的四相繞組的通電順序為AC—CB—BD—DA—AC……。實(shí)驗原理為了
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FPGA 江湖，山雨欲來(lái)

前不久，英特爾通過(guò)官網(wǎng)宣布將負責開(kāi)發(fā)英特爾的 Agilex、Stratix 和其他 FPGA 產(chǎn)品的可編程解決方案部門(mén)（PSG）剝離，作為獨立業(yè)務(wù)運營(yíng)，目標是在兩到三年后 IPO 中出售部分業(yè)務(wù)。當英特爾正式宣布分拆 FPGA 業(yè)務(wù)時(shí)，FPGA 江湖的風(fēng)又開(kāi)始飛揚。FPGA 江湖之爭FPGA 起源FPGA（現場(chǎng)可編程門(mén)陣列）是可重構的計算機芯片，可以通過(guò)編程實(shí)現任何數字硬件電路。FPGA 可以在制造后重新編程以模擬數字電路，非常適合在批量生產(chǎn)前制作新功能的原型，或者服務(wù)于對于定制芯片來(lái)說(shuō)不經(jīng)濟的罕見(jiàn)用例。
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實(shí)驗19：步進(jìn)電機1

實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握步進(jìn)電機的原理和設計方法；（3）學(xué)習用Verilog HDL描述一個(gè)步進(jìn)電機電路。實(shí)驗任務(wù)本實(shí)驗的任務(wù)是設計控制四相繞組的步進(jìn)電機電機正轉、反轉、停止的控制電路。要求如下：電機運轉規律為：正轉30s→停10s→反轉30s→停10s→正轉30s……實(shí)驗原理步進(jìn)電機是將電脈沖信號轉變?yōu)榻俏灰苹蚓€(xiàn)位移的開(kāi)環(huán)控制元步進(jìn)電機件。當電流流過(guò)定子繞組時(shí)，定子繞組產(chǎn)生一矢量磁場(chǎng)。該磁場(chǎng)會(huì )帶動(dòng)轉子旋轉一角度，使得轉
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合見(jiàn)工軟發(fā)布首款自研全國產(chǎn)PCIe Gen5 IP解決方案，應對更復雜應用需求

2023年10月12日——上海合見(jiàn)工業(yè)軟件集團有限公司（簡(jiǎn)稱(chēng)“合見(jiàn)工軟”）宣布推出首款自主知識產(chǎn)權的全國產(chǎn)PCIe Gen5完整解決方案——UniVista PCIe Gen5 IP，支持多應用、多模式，擁有優(yōu)秀的商用級高帶寬、高可靠、低延遲、低功耗特性，可更好地解決芯片設計中對IO帶寬的挑戰。UniVista PCIe Gen5 IP解決方案包括合見(jiàn)工軟自主自研的PCIe Gen5 Controller 與合作方的32G Serdes，支持多種配置，可廣泛應用在高性能計算HPC、人工智能AI、存儲Sto
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