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dds+pll 文章 進(jìn)入dds+pll技術(shù)社區
系統時(shí)鐘源的比較選擇及高性能PLL的發(fā)展趨勢
- 本文分析了晶振模塊和PLL合成器這兩種主要的系統時(shí)鐘源的特點(diǎn)，并重點(diǎn)闡述了PLL合成器相對于晶振模塊的替代優(yōu)勢。 在所有電子系統中，時(shí)鐘相當于心臟，時(shí)鐘的性能和穩定性直接決定著(zhù)整個(gè)系統的性能。典型的系統時(shí)序時(shí)鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉換至標準邏輯電平的部件以及時(shí)鐘分配網(wǎng)絡(luò )。這些功能可以由元器件芯片組或高度集成的單封裝來(lái)完成，如圖1所示。 系統時(shí)鐘源需要可靠、精確的時(shí)序參考，通常所用的就是晶體。本文將比較兩種主要的時(shí)鐘源——晶體振蕩器(XO，簡(jiǎn)稱(chēng)晶
- 關(guān)鍵字： PLL 晶振
改善分數分頻鎖相環(huán)合成器中的整數邊界雜散狀況
- 您曾設計過(guò)具有分數頻率合成器的鎖相環(huán)(PLL)嗎?這種合成器在整數通道上看起來(lái)很棒，但在只稍微偏離這些整數通道的頻率點(diǎn)上雜散就會(huì )變得高很多，是吧?如果是這樣的話(huà)，您就已經(jīng)遇到過(guò)整數邊界雜散現象了 —— 該現象發(fā)生在載波的偏移距離等于到最近整數通道的距離時(shí)。 例如，若是鑒相器頻率為100MHz，輸出頻率為2001MHz，那么整數邊界雜散將為1MHz的偏移量。在這種情況下，1MHz還是可以容忍的。但當偏移量變得過(guò)小，卻仍為非零值時(shí)，分數雜散情況會(huì )更加嚴重。 采用可編程輸
- 關(guān)鍵字： VCO PLL
如何實(shí)現功率測量的“神同步”
- 我們在使用功率分析儀的進(jìn)行測試的時(shí)候，選擇合適的同步源，如果同步源設定不當，測量值有可能不穩定或出現錯誤，諧波測量模式還要選擇合適的PLL源，不少客戶(hù)經(jīng)常提出疑惑，同步源和PLL源有什么異同，他們的作用是什么? 為了能精確的計算功率等測量值，需要從采樣數據中按完整的信號周期截取數據，而原始的采樣信號有電壓和電流兩種，由于電壓和電流的信號周期不可能完全一樣，所以無(wú)論選擇電壓信號周期作為截取依據，還是選擇電流信號周期作為截取依據，都無(wú)法完美的截取完整的信號周期，怎么辦呢?從電壓電流中選擇畸變小、輸入
- 關(guān)鍵字： PLL PA6000
基于STM32的雙路信號源及配置平臺設計
- 隨著(zhù)在雷達探測、儀表測量、化學(xué)分析等領(lǐng)域研究的不斷深入，不僅要求定性的完成目標檢測，更加需要往高精度、高分辨率成像的方向發(fā)展。一方面，產(chǎn)生頻率、 幅度靈活可控，尤其是低相位噪聲、低雜散的頻率源對許多儀器設備起著(zhù)關(guān)鍵作用。另一方面，電子元器件實(shí)際性能參數并非理想以及來(lái)存在自外部?jì)炔康母蓴_，大 量的誤差因素會(huì )嚴重影響系統的準確性。雙路參數可調的信號源可有效地對系統誤差、信號通道間不平衡進(jìn)行較調，并且可以產(chǎn)生嚴格正交或相關(guān)的信號，這在弱信 號檢測中發(fā)揮重要作用。為此本文采用雙通道DDS方法，以STM32為控
- 關(guān)鍵字： STM32 DDS
FPGA和DDS在信號源中的應用
- 1引言 DDS同DSP(數字信號處理)一樣，是一項關(guān)鍵的數字化技術(shù)。DDS是直接數字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫(xiě)。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時(shí)間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現設備全數字化的一個(gè)關(guān)鍵技術(shù)。在各行各業(yè)的測試應用中，信號源扮演著(zhù)極為重要的作用。但信號源具有許多不同的類(lèi)型，不同類(lèi)型的信號源在功能和特性上各不相同，分別適用于許多不同的應用。目前，最常見(jiàn)的信號源類(lèi)型包括任意波形發(fā)生器，函數發(fā)
- 關(guān)鍵字： FPGA DDS
基于A(yíng)D9858寬帶雷達信號源的設計及應用
- 現代雷達面臨著(zhù)綜合性電子干擾、反輻射導彈、低空和超低空突防以及目標隱身技術(shù)的等4大威脅，這就要求現代雷達具有反地物、抗積極和消極干擾、反隱身和自身生存的能力，其信號具有頻率捷變、波形參數捷變以及自適應跳頻的能力。因此對雷達信號產(chǎn)生器提出了越來(lái)越高的要求，要求具有寬頻帶、高精度、高穩定以及快速跳變的能力。隨著(zhù)現代電子技術(shù)的發(fā)展，高性能直接數字合成DDS(Direct DigitalSynthesis)技術(shù)、數字信號處理DSP(Digital Signal Processing)技術(shù)及大規?？删幊踢壿嬈骷?/li>
- 關(guān)鍵字： AD9858 DDS
基于DDS跳頻信號源的設計與實(shí)現
- 0 引言 跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應用于軍事、交通、商業(yè)等各個(gè)領(lǐng)域。頻率合成器是跳頻系統的心臟，直接影響到跳頻信號的穩定性和產(chǎn)生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個(gè)參考頻率中產(chǎn)生多個(gè)所需的頻率。該方法頻率轉換時(shí)間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過(guò)鎖相環(huán)完成頻率的加、減、乘、除運算
- 關(guān)鍵字： DDS FPGA
DSP和DDS的三維感應測井高頻信號源實(shí)現
- 高頻信號源設計是三維感應測井的重要組成部分。三維感應測井的原理是利用激勵信號源通過(guò)三個(gè)正交的發(fā)射線(xiàn)圈向外發(fā)射高頻信號，再通過(guò)多組三個(gè)正交的接收線(xiàn)圈，得到多組磁場(chǎng)分量，從而準確測量地層各向異性電阻率。在測井過(guò)程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩定性。 產(chǎn)生信號的方法很多，可以采用函數發(fā)生器外接分立元件來(lái)實(shí)現，通過(guò)調節外接電容或電阻來(lái)設置輸出信號頻率。但輸出信號受外部分立器件參數影響很大，且輸出信號頻率不能太高，同時(shí)無(wú)法實(shí)現頻率步進(jìn)調節。另外，采用FPGA可實(shí)現信號發(fā)生器的設計
- 關(guān)鍵字： DSP DDS
基于DDS IP核及Nios II的可重構信號源設計
- SOPC(System on a Programmable Chip，片上可編程系統)是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I/O接口、LVDS、CDR等系統設計需要的功能模塊集成到一個(gè)可編程邏輯器件上，構建一個(gè)可編程的片上系統。它具有靈活的設計方式，軟硬件可裁減、可擴充、可升級，并具備軟硬件在系統可編程的功能。SOPC的核心器件FPGA已經(jīng)發(fā)展成一種實(shí)用技術(shù)，讓系統設計者把開(kāi)發(fā)新產(chǎn)品的時(shí)間和風(fēng)險降到最小。最重要的是，具有現場(chǎng)可編程性的FPGA延長(cháng)了產(chǎn)品在市場(chǎng)的存
- 關(guān)鍵字： SOPC DDS Nios II Altera
三相SPWM波形發(fā)生器的設計與仿真
- 本文提出了一種采用VHDL硬件描述語(yǔ)言設計新型三相正弦脈寬調制（SPWM）波形發(fā)生器的方法。該方法以直接數字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設計了死區時(shí)間可調的死區時(shí)間控制器，解決了傳統的模塊電路等待方法很難產(chǎn)生帶精確死區時(shí)間控制的SPWM信號的問(wèn)題。該方法在Quartus II 9.1環(huán)境平臺下進(jìn)行了仿真驗證，并將設計程序下載到DE2-70實(shí)驗板進(jìn)行實(shí)驗測試，用示波器測試得到了死區時(shí)間可控制的SPWM波形。
- 關(guān)鍵字： VHDL SPWM DDS 死區時(shí)間 FPGA 201505
基于FPGA和虛擬儀器的DDS信號發(fā)生器的設計與實(shí)現
- 信號發(fā)生器是一種常用的信號源，廣泛應用于通信、測量、科研等現代電子技術(shù)領(lǐng)域。信號發(fā)生器的核心技術(shù)是頻率合成技術(shù)，主要方法有：直接模擬頻率合成、鎖相環(huán)頻率合成(PLL)、直接數字合成技術(shù)(DDS)。DDS 是開(kāi)環(huán)系統，無(wú)反饋環(huán)節，輸出響應速度快，頻率穩定度高。因此直接數字頻率合成技術(shù)是目前頻率合成的主要技術(shù)之一。文中的主要內容是采用FPGA 結合虛擬儀器技術(shù)，進(jìn)行DDS 信號發(fā)生器的開(kāi)發(fā)[1-2]。 1 DDS 工作原理 圖1 是DDS 基本結構框圖。以正弦波信號發(fā)生器為例，利用DDS 技術(shù)
- 關(guān)鍵字： FPGA DDS
石英晶體測試系統中DDS信號源設計
- 針對π網(wǎng)絡(luò )石英晶體參數測試系統，采用以STM32F103ZET6型ARM為MCU控制DDS產(chǎn)生激勵信號。該測試系統相對于傳統的PC機測試系統具有設備簡(jiǎn)單、操作方便，較之普通單片機測試系統又具有資源豐富、運算速度更快等優(yōu)點(diǎn)。AD9852型DDS在A(yíng)RM控制下能產(chǎn)生0～100 MHz掃頻信號，經(jīng)試驗數據分析得到信號精度達到0.5×10-6，基本滿(mǎn)足設計要求。該系統將以其小巧、快速、操作方便、等優(yōu)點(diǎn)被廣泛采用。 產(chǎn)生正弦激勵信號一般可以通過(guò)振蕩電路或直接數字頻率合成器(Direct
- 關(guān)鍵字： 石英晶體 DDS
基于DDS技術(shù)的波形發(fā)生器設計與仿真
- 1.引言 DDS頻率合成器具有頻率分辨率高，輸出頻點(diǎn)多，可達2N個(gè)頻點(diǎn)(假設DDS相位累加器的字長(cháng)是N);頻率切換速度快，可達us量級;頻率切換時(shí)相位連續的優(yōu)點(diǎn)，可以輸出寬帶正交信號，其輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;可以產(chǎn)生任意波形;全數字化實(shí)現，便于集成，體積小，重量輕。 本文介紹了DDS的基本原理，同時(shí)針對DDS波形發(fā)生器的FPGA實(shí)現進(jìn)行了簡(jiǎn)要介紹，利用SignalTapII嵌入式邏輯分析儀對正弦波、三角波、方波、鋸齒波進(jìn)行仿真驗證。 2.DDS波形發(fā)生器的
- 關(guān)鍵字： DDS 波形發(fā)生器
基于FPGA+DDS的正弦信號發(fā)生器的設計
- 1971年，美國學(xué)者TIERNCY J、TADER C M和GOLD B在《A Digital Frequeney Synthesizer》一文中提出了以全數字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理，稱(chēng)之為直接數字頻率合成器DDS(Direct Digitial Frequency Synthesis)[1].這是頻率合成技術(shù)的一次重大革命，但限于當時(shí)微電子技術(shù)和數字信號處理技術(shù)的限制，DDS并沒(méi)有得到足夠的重視。隨著(zhù)現代超大規模集成電路集成工藝的高速發(fā)展，數字頻率合成技術(shù)得到了質(zhì)
- 關(guān)鍵字： FPGA DDS
dds+pll介紹
您好，目前還沒(méi)有人創(chuàng )建詞條dds+pll!
歡迎您創(chuàng )建該詞條，闡述對dds+pll的理解，并與今后在此搜索dds+pll的朋友們分享。 創(chuàng )建詞條
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