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viterbi譯碼器
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基于FPGA的高速并行Viterbi譯碼器的設計與實(shí)現
- 針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實(shí)現方案。該方案兼顧了資源消耗和譯碼效率，通過(guò)有效的時(shí)鐘和存儲介質(zhì)復用，實(shí)現了高速并行的譯碼功能，并利用Verilog語(yǔ)言在Xilinx ISE 6．2中進(jìn)行了建模仿真和綜合實(shí)現。
- 關(guān)鍵字： 卷積編碼 Viterbi譯碼器 FPGA
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viterbi譯碼器介紹
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