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利用SmartCompile和賽靈思的設計工具進(jìn)行設計保存(07-100)
- 在FPGA環(huán)境下，設計保存實(shí)施比較復雜，需要保存的事項包括：一項設計的HDL描述、一個(gè)模塊的綜合網(wǎng)表、約束文件內的布局信息，以及在局部比特文件中的配置數據。賽靈思集成軟件環(huán)境ISE 9.1i 軟件以新的SmartCompile 技術(shù)為特色，其中包含兩種新的方法:SmartGuide和Partitions，這兩種方法可以保存像布局或布線(xiàn)這樣的設計執行數據，并且可以減少解決問(wèn)題所花費的時(shí)間。 SmartGuide采用命名和拓樸匹配技術(shù)來(lái)識別一個(gè)FPGA設計中相對于以前的實(shí)現還沒(méi)有發(fā)生改變的各個(gè)部分。
- 關(guān)鍵字： 賽靈思 SmartCompile
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