EEPW首頁(yè) >>
主題列表 >>
seu
seu 文章 進(jìn)入seu技術(shù)社區
SEU的抑制

- 引言 隨著(zhù)工藝技術(shù)的迅速發(fā)展,創(chuàng )新進(jìn)一步提高了器件在速率、容量和功耗等方面的性能,使得FPGA比ASIC更具優(yōu)勢。然而,技術(shù)的發(fā)展也突出了以前可以忽略的某些效應,例如,單事件干擾(SEU)導致的軟誤碼影響越來(lái)越大。通過(guò)仔細的IC設計,65nm節點(diǎn)單位比特的軟誤碼率有所下降,但是每一工藝節點(diǎn)的邏輯容量在不斷翻倍,配置RAM(CRAM)比特數量也隨之增長(cháng)。 現在的FPGA容量越來(lái)越大,功能越來(lái)越強,逐漸擔負起系統的核心功能,例如數據通路等;因此,設計人員能夠將系統集成在一片可編程芯片中。這些發(fā)
- 關(guān)鍵字: SEU 干擾率
共4條 1/1 1 |
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會(huì )員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案:1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
