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基于FPGA的RS碼譯碼器的設計
- 摘要：介紹了符合CCSDS標準的RS(255，223)碼譯碼器的硬件實(shí)現結構。譯碼器采用8位并行時(shí)域譯碼算法，主要包括了修正后的無(wú)逆BM迭代譯碼算法，錢(qián)搜索算法和Forney算法。采用了三級流水線(xiàn)結構實(shí)現，減小了譯碼器的時(shí)延
- 關(guān)鍵字： RS碼 FPGA 譯碼器 有限域 改進(jìn)的BM算法
RS編譯碼的一種硬件解決方案
- 摘 要: 提出了基于歐氏算法和頻譜分析相結合的RS碼硬件編譯碼方法;利用FPGA芯片實(shí)現了GF(28)上最高速率為50Mbps、最大延時(shí)為640ns的流式譯碼方案,滿(mǎn)足了高速率的RS編譯碼需求。 關(guān)鍵詞: RS碼 FPGA 伴隨式 關(guān)鍵方程 IDFT 差錯控制編碼技術(shù)對改善誤碼率、提高通信的可靠性具有重要作用。RS碼既可以糾正隨機錯誤,又可以糾正突發(fā)錯誤,具有很強的糾錯能力,在通信系統中應用廣泛。由于RS碼的譯碼復雜度高,數學(xué)運算量大,常
- 關(guān)鍵字： FPGA RS碼 伴隨式 關(guān)鍵方程 IDFT
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rs碼介紹
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