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一種基于FPGA的QC_LDPC碼的譯碼器設計
- 摘要 針對QC_LDPC碼的短環(huán)對碼性能的重要影響，采用了1種圍數為8的QC_LDPC碼設計。算法首先分別對3個(gè)不同的子矩陣進(jìn)行移位運算，每個(gè)子矩陣分別與它們移位后生成的子矩陣共同組合形成1個(gè)新的子矩陣，然后再將新生成的3個(gè)子矩陣組合成1個(gè)矩陣構成基陣，最后將該矩陣轉置后用單位矩陣及其移位矩陣隨機擴展即可得到所需校驗矩陣。根據該校驗矩陣的特殊結構，采用分層迭代譯碼算法，選用Altera公司的Stratix III系列FPGA，實(shí)現碼率為1/2、碼長(cháng)為3456的正規(3，6)QC_LDPC碼譯碼器的布局布線(xiàn)
- 關(guān)鍵字： FPGA QC_LDPC
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