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多項式擬合在log-add算法單元中的應用及其FPGA實(shí)現
- 綜合考慮面積和速度等因素,采用一次多項式擬合實(shí)現了簡(jiǎn)單快速的log-add算法單元。實(shí)驗結果表明,在相同的精度要求下,其FPGA實(shí)現資源占用合理,硬件開(kāi)銷(xiāo)好于其他次數的多項式擬合實(shí)現方案。
- 關(guān)鍵字: log-add算法單元 多項式擬合 FPGA
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