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線(xiàn)邊緣粗糙度(LER)如何影響先進(jìn)節點(diǎn)上半導體的性能

• l  介紹 由后段制程(BEOL)金屬線(xiàn)寄生電阻電容(RC)造成的延遲已成為限制先進(jìn)節點(diǎn)芯片性能的主要因素[1]。減小金屬線(xiàn)間距需要更窄的線(xiàn)關(guān)鍵尺寸(CD)和線(xiàn)間隔，這會(huì )導致更高的金屬線(xiàn)電阻和線(xiàn)間電容。圖1對此進(jìn)行了示意，模擬了不同后段制程金屬的線(xiàn)電阻和線(xiàn)關(guān)鍵尺寸之間的關(guān)系。即使沒(méi)有線(xiàn)邊緣粗糙度(LER)，該圖也顯示電阻會(huì )隨著(zhù)線(xiàn)寬縮小呈指數級增長(cháng)[2]。為緩解此問(wèn)題，需要在更小的節點(diǎn)上對金屬線(xiàn)關(guān)鍵尺寸進(jìn)行優(yōu)化并選擇合適的金屬材料。除此之外，線(xiàn)邊緣粗糙度也是影響電子表面散射和金屬線(xiàn)電阻率
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