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基于IDDR的亞穩態(tài)問(wèn)題解決方案介紹

  • 　什么是亞穩態(tài)　　在FPGA等同步邏輯數字器件中，所有器件的寄存器單元都需要預定義信號時(shí)序以使器件正確地捕獲數據，進(jìn)而產(chǎn)生可靠的輸出信號。當另一器件將數據發(fā)送給FPGA時(shí)，FPGA的輸入寄存器必須在時(shí)鐘脈沖邊沿前
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采用IDDR的亞穩態(tài)問(wèn)題解決方案

  • 　　什么是亞穩態(tài)　　在FPGA等同步邏輯數字器件中，所有器件的寄存器單元都需要預定義信號時(shí)序以使器件正確地捕獲數據，進(jìn)而產(chǎn)生可靠的輸出信號。當另一器件將數據發(fā)送給FPGA時(shí)，FPGA的輸入寄存器必須在時(shí)鐘脈沖邊沿
  • 關(guān)鍵字： IDDR  亞穩態(tài)  方案    

利用 IDDR 簡(jiǎn)化亞穩態(tài)

  • 在FPGA等同步邏輯數字器件中，所有器件的寄存器單元都需要預定義信號時(shí)序以使器件正確地捕獲數據，進(jìn)而產(chǎn)生可靠的輸出信號。當另一器件將數據發(fā)送給FPGA時(shí)，FPGA的輸入寄存器必須在時(shí)鐘脈沖邊沿前保證最短的建立時(shí)間和時(shí)鐘脈沖邊沿后的保持時(shí)間，從而確保正常完整地 接收信號。
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iddr介紹

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