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一種實(shí)時(shí)信號處理系統的研究和實(shí)現
- 引言 近年來(lái)，實(shí)時(shí)信號處理的要求越來(lái)越高，所用系統要求具有處理大量數據的能力，這就要求系統硬件要達到很高的運算速度，并且軟件處理程序也要盡可能優(yōu)化，以保證系統的實(shí)時(shí)性。本文基于FPGA和ADSP-TS101S所實(shí)現的一種高速數據并行處理系統，可以進(jìn)行實(shí)時(shí)連續波和脈沖波的處理，并將連續波的頻譜和脈沖波脈沖幅度信息、脈前時(shí)刻、脈寬及載頻打包輸出。整個(gè)系統的輸出延時(shí)被控制在1ms之內。 系統任務(wù)及系統結構 系統任務(wù) 系統頻譜分析電路組成結構如圖1所示。前端輸入為高頻寬帶模擬信號經(jīng)過(guò)數
- 關(guān)鍵字： FPGA DSP 信號處理 DMAR DMA
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