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實(shí)驗18：秒表計數器

• 實(shí)驗目的（1）熟悉和掌握FPGA開(kāi)發(fā)流程和Lattice Diamond軟件使用方法；（2）通過(guò)實(shí)驗理解和掌握計數器原理；（3）掌握用Verilog HDL數據流和行為級描述寄存器單元的方法。實(shí)驗任務(wù)設計簡(jiǎn)單秒表(60進(jìn)制），并要求帶啟動(dòng)、復位、暫停功能。實(shí)驗原理如下所示，秒表（60進(jìn)制）即顯示從00到59循環(huán)跳轉計數。并且通過(guò)開(kāi)關(guān)設置，達到復位至00，任意時(shí)刻暫停和啟動(dòng)的功能。我們通過(guò)將開(kāi)發(fā)板的12M晶振分頻（參考分頻程序）出1Hz的計時(shí)頻率，實(shí)現秒鐘的效果。將clk_1s的上升沿作為觸發(fā)信號計時(shí)。通過(guò)
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