H.264中插補算法的VLSI設計與實(shí)現

　　2.2 亮度1/4像素插補電路

　　亮度1/4像素的線(xiàn)性插補可以用一個(gè)加法器和一個(gè)移位器實(shí)現。圖4為4×4塊1/4像素插補電路的結構圖，采用兩級流水線(xiàn)，輸入部分為18個(gè)像素點(diǎn)，利用線(xiàn)性插補生成所需要的1/4像素位置像素。在圖中虛線(xiàn)框部分可以計算出最佳1/2像素點(diǎn)周?chē)乃?有1/4像素點(diǎn)，輸出給并行處理單元計算9個(gè)1/4像素位置的SAD。該架構完成一個(gè)4×4單元需要6個(gè)時(shí)鐘，完成一個(gè)具有相同運動(dòng)矢量的4×16塊需要18個(gè)時(shí)鐘。

　　H.264的幀間預測中，一個(gè)宏塊(MB)可劃分成16×16、16×8、8×16、8×8、8× 4、4×8、4×4不同模式。這7種模式都可以劃分為16個(gè)4×4塊分別進(jìn)行處理。具有相同整像素運動(dòng)矢量的縱向相鄰4×4塊可以連續處理以節省時(shí)鐘數。表1列出了亮度為1/2像素插補和1/4像素插補時(shí)流水線(xiàn)處理一個(gè)宏塊不同模式分別需要的時(shí)鐘數。

　　2.3 色度1/8像素插補電路

　　如果利用乘法器來(lái)實(shí)現色度1/8像素精度的插補電路，對每一個(gè)點(diǎn)的插補運算都要用到8個(gè)乘法器，無(wú)論是面積還是時(shí)間都會(huì )有很大的開(kāi)銷(xiāo)。變換公式(7)可得公式(8)，可以看出其中含有如(9)式所示的公共運算單元。

　　a=round{{(8-y)[(8-x)×A+x×B]+y[(8-x)×C+x×D]}/64}　　　　　　　　(8)
　　cf=(8-h)×M+h×N　　　　　　　　　　　　　　　　　　　　　　　　　　(9)

　　硬件設計采用兩級處理的結構，采用圖5所示的CU單元處理公式(9)，色度1/8插補電路結構如圖6所示。由于該結構的兩級間比較平衡，非常容易插入寄存器以減少關(guān)鍵路徑的延時(shí)。

　　3 實(shí)驗結果

　　使用VerilogHDL對本文中提到的設計進(jìn)行了實(shí)現，仿真工具使用VCS7.2，綜合工具使用Synopsys Design Compiler(SMIC 0.18μm工藝)。

　　文獻[4]中使用6抽頭FIR的4×4塊插補電路流水線(xiàn)結構，與本文使用的4抽頭FIR結構進(jìn)行了比較，其電路性能如表2所示。本文的設計在速度和面積方面均具有非常明顯的優(yōu)勢。使用H.264參考軟件JM7.3分別對亮度1/2像素插補運算中使用6抽頭FIR和4抽頭FIR進(jìn)行仿真比較，采用了4個(gè)視頻序列Container、Foreman、News和Tenis。其中每個(gè)序列由30個(gè)QCIF (Quarter Common Intermediate Format)幀組成，序列形式為IBBPBBPBBP。H.264主要檔次，搜索半徑16，使用5個(gè)參考幀。4抽頭FIR與6抽頭FIR圖像質(zhì)量比較如表3所示。表中△b為平均碼率的增加，△P為峰值信噪比(PSNR)的增加?？梢钥闯?，使用4抽頭FIR對圖像質(zhì)量和比特率的影響非常小。

　　與其他的設計方法相比較，本文提出的色度1/8像素的插補電路可以很大程度上節省硬件資源。其性能比較如表4所示。與文獻[5]中的設計相比，本文的設計關(guān)鍵路徑延時(shí)僅增加了1.5%，門(mén)數減少了26%。

　　本文介紹了亮度1/4像素精度下，最常用的4:2:0采樣模式時(shí)插補電路的硬件設計，通過(guò)4抽頭 FIR代替6抽頭FIR來(lái)實(shí)現亮度1/2像素插補，通過(guò)移位器和加法器組成的兩級處理結構來(lái)實(shí)現色度1/8像素插補，設計的電路具有面積小、速度快的優(yōu)點(diǎn)。在此基礎上基于功耗和性能考慮的4×4塊的流水線(xiàn)結構具有良好的可重用性，可作為硬件加速器用于基于H.264的編解碼系統。

　　參考文獻

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