ＶＨＤＬ設計中電路簡(jiǎn)化問(wèn)題的探討

近年來(lái)，隨著(zhù)集成電路技術(shù)的發(fā)展，用傳統的方法進(jìn)行芯片或系統設計已不能滿(mǎn)足要求，迫切需要提高設計效率。在這樣的技術(shù)背景下，能大大降低設計難度的ＶＨＤＬ設計方法正越來(lái)越廣泛地被采用。但是ＶＨＤＬ設計是行為級的設計，所帶來(lái)的問(wèn)題是設計者的設計思考與電路結構相脫節。設計者主要是根據ＶＨＤＬ的語(yǔ)法規則對系統目標的邏輯行為進(jìn)行描述然后通過(guò)綜合工具進(jìn)行電路結構的綜合、編譯、優(yōu)化，通過(guò)仿真工具進(jìn)行邏輯功能仿真和系統時(shí)延的仿真。實(shí)際設計過(guò)程中，由于每個(gè)工程師對語(yǔ)言規則、對電路行為的理解程度不同，每個(gè)人的編程風(fēng)格不同，往往同樣的系統功能，描述的方式是不一樣的，綜合出來(lái)的電路結構更是大相徑庭。因此，即使最后綜合出的電路都能實(shí)現相同的邏輯功能，其電路的復雜程度和時(shí)延特性都會(huì )有很大的差別，甚至某些臃腫的電路還會(huì )產(chǎn)生難以預料的問(wèn)題。從這個(gè)問(wèn)題出發(fā)，我們就很有必要深入討論在ＶＨＤＬ設計中如何簡(jiǎn)化電路結構，優(yōu)化電路設計的問(wèn)題。

 
１ 描述方法對電路結構的影響 

 
用ＶＨＤＬ進(jìn)行設計，其最終綜合出的電路的復雜程度除取決于設計要求實(shí)現的功能的難度外，還受設計工程師對電路的描述方法和對設計的規劃水平的影響。最常見(jiàn)的使電路復雜化的原因之一是設計中存在許多本不必要的類(lèi)似ＬＡＴＣＨ的結構。而且由于這些結構通常都由大量的觸發(fā)器組成，不僅使電路更復雜，工作速度降低，而且由于時(shí)序配合的原因而導致不可預料的結果。例如對于同一譯碼電路有不同ＶＨＤＬ描述： 
１： ＩＦ ＩＮＤＥＸ＝″０００００″ ＴＨＥＮ 
ＳＴＥＰＳＩＺＥ＜＝″００００１１１″ 
ＥＬＳＩＦ ＩＮＤＥＸ＝″００００１″ ＴＨＥＮ 
ＳＴＥＰＳＩＺＥ＜＝″０００１０００″ 
ＬＳＩＦ ＩＮＤＥＸ＝″０００１０″ ＴＨＥＮ 
ＳＴＥＰＳＩＺＥ＜＝″０００１００１″ 
…… 
ＥＬＳＥ 
ＳＴＥＰＳＩＺＥ＜＝″０００００００″ 
ＥＮＤ ＩＦ； 
２：ＳＴＥＰＳＩＺＥ＜＝″００００１１１″ ＷＨＥＮ ＩＮＤＥＸ＝″０００００″ ＥＬＳＥ 
″０００１０００″ ＷＨＥＮ ＩＮＤＥＸ＝″００００１″ＥＬＳＥ 
″０００１００１″ＷＨＥＮ ＩＮＤＥＸ＝″０００１０″ ＥＬＳＥ 
…… 
 
以上兩段程序描述了同一個(gè)譯碼電路。第二段程序由于ＷＨＥＮ ．．．．．ＥＬＳＥ的語(yǔ)句不能生成鎖存器的結構且ＥＬＳＥ后一定要有結果，所以不會(huì )有問(wèn)題，而第一個(gè)程序如果不加ＥＬＳＥ ＳＴＥＰＳＩＺＥ〈＝“０００００００”這句，則會(huì )生成一個(gè)含有７位寄存器的結構，雖然都能實(shí)現相同的譯碼功能。但是電路復雜度會(huì )大增。而由于每個(gè)工程師的寫(xiě)作習慣不同，有的喜歡用ＩＦ．．．．ＥＬＳＥ的語(yǔ)句，有的喜歡用ＷＨＥＮ．．．．．ＥＬＳＥ的方式，而用ＩＦ．．．．．ＥＬＳＥ時(shí)，如稍不注意，在描述不需要寄存器的電路時(shí)沒(méi)加ＥＬＳＥ，則會(huì )引起電路不必要的開(kāi)銷(xiāo)。所以在ＶＨＤＬ設計中要慎用ＩＦ ．．．ＥＬＳＥ這類(lèi)能描述自身值代入的語(yǔ)句。 

２ 設計規劃的優(yōu)劣直接影響電路結構 
另一主要引起電路復雜化的原因是對設計規劃的不合理。雖然ＶＨＤＬ語(yǔ)言能從行為描述生成電路，但一個(gè)完整的設計一般來(lái)說(shuō)都不可能由直接描述設計的目標功能來(lái)實(shí)現的?？傄言O計分成若干部分，每一部分再分別描述其行為。這就涉及到如何劃分功能模塊的問(wèn)題，要求對設計了解的較深入，才能使劃分更有效，才能降低電路的復雜程度。例如我們設計一個(gè)時(shí)鐘源為１ｋＨｚ，每３２秒發(fā)出一組信號（共八組）的簡(jiǎn)單的控制器來(lái)說(shuō)。下面有兩種實(shí)現方法： 
（１）用１５位的記數器實(shí)現把輸入１ＫＨｚ的時(shí)鐘分頻為１／３２Ｈｚ，然后用這個(gè)作為時(shí)鐘驅動(dòng)一個(gè)３位的記數器，這個(gè)記數器的八個(gè)狀態(tài)分別通過(guò)一個(gè)３－８譯碼器發(fā)出所要求的信號。 
(２)直接用１８位的記數器把輸入的１ＫＨｚ時(shí)鐘進(jìn)行分頻，再利用記數器的八個(gè)相距３２秒的狀態(tài)來(lái)推動(dòng)一個(gè)１２－８譯碼器來(lái)實(shí)現。 
對于如此的設計要求，ＶＨＤＬ程序分別如下所示： 
１． 第一種設計方法的ＶＨＤＬ源程序 
ｐｒｏｃｅｓｓ(ｃｌｋｃｃｌｋｃｏｕｎｔ２) 
ｂｅｇｉｎ 
ｉｆ(ｃｌｋ＝＇１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ)ｔｈｅｎ 
ｃｏｕｎｔ２＜＝ｃｏｕｎｔ２ ＋ １ 
ｉｆ(ｃｏｕｎｔ２＝″０００００００００００００００″)ｔｈｅｎ 
ｃｃｌｋ＜＝＇１＇ 
ｅｌｓｅ 
ｃｃｌｋ＜＝＇０＇ 
ｅｎｄ ｉｆ 
ｅｎｄ ｉｆ 
ｅｎｄ ｐｒｏｃｅｓｓ 
ｐｒｏｃｅｓｓ(ｃｃｌｋｃｏｕｎｔ３ｃｔｅｍｐ) 
ｂｅｇｉｎ 
ｉｆ(ｃｃｌｋ＝＇１＇ ａｎｄ ｃｃｌｋ＇ｅｖｅｎｔ)ｔｈｅｎ 
ｃｏｕｎｔ３＜＝ｃｏｕｎｔ３ ＋ １ 
ｉｆ(ｃｏｕｎｔ３＝″０００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００００１″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″００１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００００１０″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″０１０″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００１００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″０１１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００１０００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００１００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１０１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００１０００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１１０″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０１００００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１１１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″１０００００００″ 
ｅｌｓｅ 
ｃｔｅｍｐ＜＝″００００００００″ 
ｅｎｄ ｉｆ 
ｅｎｄ ｉｆ 
ｅｎｄ ｐｒｏｃｅｓｓ  
２． 第二種設計方法的ＶＨＤＬ源程序 
ｐｒｏｃｅｓｓ(ｃｌｋｃｔｅｍｐｃｏｕｎｔ) 
ｂｅｇｉｎ 
ｉｆ(ｃｌｋ＝＇１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ)ｔｈｅｎ 
ｃｏｕｎｔ＜＝ｃｏｕｎｔ ＋ １ 
ｉｆ(ｃｏｕｎｔ＝″０００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００００１″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″００１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００００１０″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″０１００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００１００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″０１１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００１０００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１０００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００１００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１０１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００１０００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１１００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０１００００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１１１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″１０００００００″ 
ｅｎｄ ｉｆ 
ｅｎｄ ｉｆ 
ｅｎｄ ｐｒｏｃｅｓｓ 
對于第一種的程序可以綜合出的電路如圖１所示。 
該電路用一個(gè)１５位的加法器和寄存器組成一個(gè)１５位的記數器。在記數器記完一周回到“０００００００００００００００”時(shí)，通過(guò)后面的１５輸入的與非門(mén)和一位的觸發(fā)器就可以實(shí)現同步的進(jìn)行２１５次分頻，同步輸出３２Ｈｚ的時(shí)鐘ＣＣＬＫ。ＣＣＬＫ再驅動(dòng)一８位的移位寄存器，便可實(shí)現每３２秒輸出一信號。 
而用第二種的程序設計綜合出的電路如圖２所示。 
圖２所示的電路用一個(gè)１８位的加法器和寄存器組成一個(gè)１８位的記數器。后接了８個(gè)１８輸入的邏輯門(mén)和８輸入的或門(mén)。輸入的１ＫＨｚ時(shí)鐘經(jīng)過(guò)記數器被分頻，其中有八個(gè)相隔３２Ｈｚ的記數狀態(tài)，邏輯門(mén)就負責把這八狀態(tài)譯碼成所需的八組信號。譯碼后的數據通過(guò)選擇器輸出到８位的觸發(fā)器，以實(shí)現同步輸出。還有個(gè)鎖存器，是用來(lái)保持輸出信號不變，在八個(gè)狀態(tài)中的從一個(gè)狀態(tài)變到下一個(gè)之前，保持前一個(gè)的數值。選擇器當邏輯門(mén)輸出新的數據時(shí)讓其輸出數據通過(guò)，在新數據到來(lái)之前輸出鎖存器的數據。 
以上兩種方法都能實(shí)現相同的邏輯功能，但圖２所示的方法由于運用了較少位數的記數器，所用的邏輯門(mén)也較簡(jiǎn)單，而且還少用了多路選擇器和鎖存器資源，所以綜合出來(lái)的電路較簡(jiǎn)單，以ＸＩＬＩＮＸ 
Ｓｐａｒｔａｎ Ｓ０５ －３ 芯片為例。第一種方法占用芯片ＣＬＢ的１２％，其中ＦＭＡＰＳ為９％，最高工作速度為８２ＭＨｚ。而第二種方法占用了１５％的ＣＬＢ，ＦＭＡＰＳ占用１５％，最高工作速度只有６９．９ＭＨｚ。在這一個(gè)簡(jiǎn)單的設計之中就能?。玻埃サ碾娐?，提高１２．１ＭＨｚ的工作速度，由此可見(jiàn)科學(xué)的劃分設計對降低電路復雜程度的重要意義。 

３ 邏輯設計對電路結構的影響 
還有一個(gè)使電路復雜化的原因是邏輯電路的輸入項太多以致需占用過(guò)多的面積。我們從圖３和圖４兩個(gè)相同功能的邏輯電路和他們對應的ＶＨＤＬ描述來(lái)分析。 
比較兩圖可知，圖３是二級邏輯門(mén)，每個(gè)輸入信號與不只一個(gè)邏輯門(mén)相連，圖４是三級的邏輯門(mén)，每個(gè)輸入信號只與一邏輯門(mén)相連。由于級數少，延時(shí)也較少，因此圖３的速度要比圖４快。然而，由于圖３的輸入項要比圖４大的多（１０:５），因此，占用的面積必然也比圖３大。圖４是圖３通過(guò)提取公因數（例中是Ｂ和Ｃ）得來(lái)的，這是把附加的中間項加到結構描述中去的一種過(guò)程，它使輸入到輸出中的邏輯級數增加，犧牲速度換來(lái)電路占用面積的減少。對于對延時(shí)要求不高的情況下采用這種方法分解邏輯電路以達到減少電路復雜度的目的。 
通過(guò)以上簡(jiǎn)單、初步的探討，我們可以知道，用ＶＨＤＬ進(jìn)行集成電路的設計，牽涉到對ＶＨＤＬ語(yǔ)言的使用方法和對設計的理解程度。本文討論了以下幾個(gè)簡(jiǎn)化和優(yōu)化電路設計的３個(gè)值得注意的方面： 
（１）在用ＶＨＤＬ進(jìn)行設計中要注意避免不必要的寄存器描述。 
（２）在編寫(xiě)程序前要先對整個(gè)設計進(jìn)行較深入的了解科學(xué)的劃分設計，多設想幾種方案再進(jìn)行比較用多個(gè)較少位數的單元取代較多位數的單元。 
（３）在延時(shí)要求不高的情況下，可提取邏輯電路公因子把它分解成含有中間變量的多級電路