降低FPGA功耗的設計
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作者：
時(shí)間：2007-07-20
來(lái)源：中電網(wǎng)
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技術(shù)方案與實(shí)用技巧
使用這些設計技巧和ISE功能分析工具來(lái)控制功耗
新一代 FPGA的速度變得越來(lái)越快，密度變得越來(lái)越高，邏輯資源也越來(lái)越多。那么如何才能確保功耗不隨這些一起增加呢？很多設計抉擇可以影響系統的功耗，這些抉擇包括從顯見(jiàn)的器件選擇到細小的基于使用頻率的狀態(tài)機值的選擇等。
為了更好地理解本文將要討論的設計技巧為什么能夠節省功耗，我們先對功耗做一個(gè)簡(jiǎn)單介紹。
功耗包含兩個(gè)因素：動(dòng)態(tài)功耗和靜態(tài)功耗。動(dòng)態(tài)功耗是指對器件內的容性負載充放電所需的功耗。它很大程度上取決于 頻率、電壓和負載。這三個(gè)變量中的每個(gè)變量均在您的某種控制之下。
動(dòng)態(tài)功耗 = 電容
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