現實(shí)標準和32位MCU

當為下一代控制應用選擇32位MCU時(shí)，必須考慮一點(diǎn)，就是面對某一實(shí)際的應用，不同供應商的處理器雖然在數據手冊上看起來(lái)或多或少有些相似，但實(shí)際上是非常不同的。雖然數據手冊中的規范和Dhrystone（處理器整型數計算能力）MIPS處理能力給出了一個(gè)粗略的評估標準，但必須考慮得更深入以保證MCU有足夠的吞吐量和過(guò)載余量來(lái)滿(mǎn)足當前和未來(lái)的應用需求。

運行編譯EEMBC汽車(chē)標準代碼的測試結果顯示：看起來(lái)類(lèi)似的三款MCU實(shí)際性能差別很大

例如，價(jià)格低廉、基于A(yíng)RM的MCU一般具有很多資源，雖然它們中的許多是基于相同的CPU核，通常是沒(méi)有高速緩存的ARM7TDMI處理器，但不同供應商的產(chǎn)品整體性能差別非常大。這主要是由于實(shí)現片上存儲子系統、片上總線(xiàn)結構和I/O功能所采用的方法不同。因此，為了確定哪一款處理器最有價(jià)值，就必須考察整個(gè)處理器子系統。

實(shí)時(shí)嵌入式應用

當在實(shí)時(shí)嵌入式應用中使用MCU時(shí)，MCU必須對所有操作做出確定性的響應，以保證任務(wù)在被分配的時(shí)間內完成，響應延遲對于實(shí)時(shí)系統來(lái)說(shuō)也必須很短。為了達到這個(gè)目標，MCU必須具有有效的硬件中斷管理子系統，用于處理優(yōu)先

處理器也應該有一個(gè)有效的上下文切換機制，來(lái)保證當中斷改變指令流時(shí)損失的時(shí)間最短。內部系統總線(xiàn)應該有確定的響應時(shí)間，用于支持對時(shí)間要求嚴格的操作。

基于A(yíng)RM的眾多MCU提供了針對不同系統解決方案的廣泛選擇，這些方案的區別在于時(shí)鐘速率、集成外設、高容量閃存和靜態(tài)RAM等。由于內部存儲子系統和系統總線(xiàn)效率，以及CPU對片上設備操作處理程度的差別，即使在相同時(shí)鐘頻率下，MCU的性能也存在著(zhù)極大的差別。影響性能的一個(gè)關(guān)鍵問(wèn)題就是片上閃存的訪(fǎng)問(wèn)時(shí)間過(guò)長(cháng)。

現實(shí)標準

為了更好地評估處理器的性能，一些現實(shí)標準已經(jīng)開(kāi)發(fā)出來(lái)了，例如由EEMBC（嵌入式微處理器基準聯(lián)盟），一個(gè)獨立的非營(yíng)利組織正在開(kāi)發(fā)的標準，可以對各種外部看起來(lái)相似的MCU之間的差別進(jìn)行更深入的分析。

EEMBC在開(kāi)發(fā)其評估標準套件時(shí)也面臨了巨大的挑戰。首先面對的就是開(kāi)發(fā)測試軟件，它用于產(chǎn)生在一個(gè)應用中能夠代表實(shí)際性能的結果。這就表示要拋棄Dhrystone MIPS這一普遍采用的方法，該方法支持創(chuàng )建針對應用的測試，用于測試在汽車(chē)、網(wǎng)絡(luò )、電信、娛樂(lè )，以及其他嵌入式系統中處理器的工作。第二個(gè)挑戰就是起草標準，它需能夠非常容易地移植到使用不同處理器的各種開(kāi)發(fā)板中，并且在這些開(kāi)發(fā)板中都能夠正常地運行，以評估每個(gè)MCU或MPU的性能。

逐個(gè)比較的理想基礎是每個(gè)MCU周?chē)挠布h(huán)境都盡可能地一致，并使用同樣的編譯器。最近，采用EEMBC系列汽車(chē)/工業(yè)標準，在同樣的條件下測試ARM MCU的比例正在上升。

三款MCU進(jìn)行測試的結果數據顯示其吞吐率存在極大的差別，如圖所示。在比較過(guò)程中，結果數據根據它們的工作頻率進(jìn)行了歸一化處理，并且所有的軟件都是在片外閃存中運行的。比較的結果表明：基于A(yíng)RM的MCU普遍具有很好的性能，部分的性能差別在于MCU中實(shí)現片上閃存接口的優(yōu)化方法不同。

改善CPU指令執行的吞吐量

由于閃存的訪(fǎng)問(wèn)時(shí)間通常是CPU時(shí)鐘周期的3～4倍，找到一種從存儲器中快速傳輸數據，而不需要在昂貴的片內RAM中映射數據的方法，會(huì )極大地改善執行的吞吐量。對于測試結果中最快的那顆MCU，設計者通過(guò)展寬存儲器數據總線(xiàn)到128位，以允許4個(gè)32位字在一個(gè)周期中被傳輸到數據鎖存器，然后再傳輸到預取緩沖，從而解決了速度不匹配的問(wèn)題。

由于CPU使用緩沖中的數據，當它執行第4個(gè)字時(shí)，另一個(gè)128位的字就被傳輸到了鎖存器中，而同時(shí)該第4個(gè)字被移出了緩沖，鎖存器中的新字也被傳輸到了緩沖。只要發(fā)起一個(gè)對閃存的數據讀訪(fǎng)問(wèn)（裝入操作），輔助的支持電路就建立一個(gè)數據通路將128位數據存儲在緩沖中。這允許代碼獲取的歷史被保留，從而避免了需要重新獲取4個(gè)指令字的情況。

如果一個(gè)存儲器陣列（bank）可以在存儲器訪(fǎng)問(wèn)中極大地提高速率，那么設置兩個(gè)存儲器陣列會(huì )怎樣呢？通過(guò)采用鎖存器將存儲器分成兩個(gè)陣列的結構，對于每個(gè)陣列所有的支持邏輯都相同，并可以具有兩倍的指令歷史，短循環(huán)就可以在所有的鎖存器中被完整捕獲，循環(huán)的執行得以加速。另外一點(diǎn)，雙陣列也可以對嵌套循環(huán)和尋找分支目標地址提供更好的支持。

內部總線(xiàn)支持

正如EEMBC的標準測試所揭示的那樣，CPU吞吐量只是衡量高性能的指標之一。對集成外設功能提供支持的MCU內部總線(xiàn)也可能有很大的不同。內部總線(xiàn)通常被連接到總線(xiàn)上的慢速設備所拖累，因此，更高速設備的數據傳輸就受到了限制。然而，通過(guò)采用總線(xiàn)分離的方法，將高速設備（例如10/100Mb/s以太網(wǎng)控制器或高速DMA控制器）連接到一段總線(xiàn)，而將低速設備（串行端口、定時(shí)器、脈寬調制器等）連接到另一段總線(xiàn)，就可以使每組設備發(fā)揮最好的性能。

通過(guò)在芯片內建立分層的總線(xiàn)，CPU可以具有對片上RAM和閃存進(jìn)行無(wú)約束訪(fǎng)問(wèn)的局部總線(xiàn)。這就避免了CPU發(fā)出不必要的總線(xiàn)仲裁、總線(xiàn)批準延遲，以及總線(xiàn)等待狀態(tài)等，從而改善了整體性能。

對于要求高性能的功能，如向量式中斷控制器、以太網(wǎng)控制器、DMA控制器等，ARM高速總線(xiàn)（AHB）提供了對CPU的快速接口。慢速設備可以連接到ARM設備總線(xiàn)（APB）上，而且可以橋接到AHB，以使數據和指令從CPU和存儲器不被影響地傳輸到低速總線(xiàn)。

當CPU增加更多的片上資源時(shí)，對這種分層總線(xiàn)結構的需求就更高。在許多實(shí)時(shí)控制應用中，采用單一總線(xiàn)拓撲結構的處理器無(wú)法獲得有效的高性能I/O支持。

大量的集成外設也增加了CPU的工作量，CPU必須持續處理中斷和響應所有的外設操作。通過(guò)使用高性能、向量式中斷控制器，許多過(guò)量的操作會(huì )得到卸載，從而縮短了CPU的響應時(shí)間。EEMBC正在探索一種通用 的方法，測試MCU的集成外設并開(kāi)發(fā)檢測處理器運行情況的標準。