如何實(shí)現軟件定義無(wú)線(xiàn)電動(dòng)態(tài)范圍的最大化

　　在為接收器設計設置級聯(lián)噪聲系數和截距模型時(shí)，您實(shí)際上需要為系統建模三次： 一次針對最小信號電平，即最大增益下的AGC關(guān)閉電平;第二次針對最大信號電平，即最大增益衰減下的AGC開(kāi)啟電平;最后一次針對接收器的標稱(chēng)輸入電平。 您還需要在所有三種模型中考慮交調效應。 幸運的是，ADI的ADISIMRF(圖1)等免費工具將助您一臂之力;這類(lèi)工具通常內置適用于RF增益塊、混頻器、衰減器、巴倫、濾波器和高速轉換器的模型庫。

　　頻率規劃是另一項需要廣泛研究的有趣課題。 您不僅需要為每個(gè)混頻器(圖2)制作一個(gè)混頻器表，而且可能還希望為發(fā)射路徑制作一個(gè)類(lèi)似的DAC表。 此外，您還需要考慮在哪個(gè)奈奎斯特頻率區域使用轉換器(ADC或DAC)。 系統時(shí)鐘通常是幀速率的倍數(這就是1.2288 MHz和13 MHz的倍數之所以常見(jiàn)的原因)。 幸運的是，您可以使用足夠高的頻率(諧波不在頻帶范圍內或目標信號上)。 您需要通過(guò)精心挑選系統時(shí)鐘、中頻和本振(LO)頻率來(lái)最大程度地減少內外部干擾，因為這些頻率將與無(wú)法預見(jiàn)的后果混合。

　　針對級數和功能類(lèi)型(濾波器、混頻器、放大器等)設置了級聯(lián)噪聲系數和截距模型后，就需要執行一些端計算。

　　例如，您首先需要使用以下等式計算ADC的噪聲系數(NF)：

　　NR是ADC的信噪比(以dB為單位) ，以及 B是要進(jìn)行數字轉換的帶寬，需要考慮輸入濾波器的噪聲帶寬(圖3)。

　　請注意，如果您希望將所需信號加上干擾信號進(jìn)行數字轉換以濾除數字域中的干擾信號，此帶寬可能比信號帶寬更寬。

　　幸運的是，您可以通過(guò)對輸入信號過(guò)采樣來(lái)提高ADC的噪聲系數。在這種情況下，計算噪聲系數的等式將變?yōu)椋?/p>

　　其中，fS是采樣時(shí)鐘，B仍然是信號帶寬(或要進(jìn)行數字處理的帶寬)。 一些IF采樣ADC(如AD9874和AD9864)會(huì )在帶通Σ-Δ架構中使用過(guò)采樣和噪聲整形。 這些ADC實(shí)際上是完整的IF子系統，接受IF輸入并提供接近100 dB的SNR，以及在輸出時(shí)抽取的16或24位I和Q數據。

　　過(guò)采樣并不是改善ADC噪聲系數的唯一途徑。您也可以使用變壓器在“無(wú)噪聲”增益下提高ADC的輸入電壓，如圖4所示AD6645。

　　您需要完成的最后一個(gè)端計算是針對轉換時(shí)鐘的。具有(或缺乏)生成低抖動(dòng)時(shí)鐘的能力是針對高動(dòng)態(tài)范圍的接收器未在天線(xiàn)中放置ADC的原因所在，我們將在下面對此進(jìn)行介紹。 計算ADC理論上的SNR(作為時(shí)鐘抖動(dòng)的函數)的等式為：

　　例如，在進(jìn)行IF采樣時(shí)，如果您希望在IF為240 MHz時(shí)對20 MHz寬的信號采樣，則頻率最高的采樣元件將是IF加上信號帶寬的一半(或250 MHz)。SNR為80 dB，最大輸入頻率為250 MHz時(shí)，可通過(guò)求解得出最大時(shí)鐘抖動(dòng)為63.66 fs。您可以仿真PLL/VCO的性能，并使用以下網(wǎng)址提供的ADISIMPLL和ADISIMCLK等免費工具計算各類(lèi)環(huán)路濾波器以及電路配置的抖動(dòng)：www.analog.com。 借助這些工具，您可以?xún)?yōu)化環(huán)路濾波器的設計以獲得最佳相位噪聲，進(jìn)而最大程度地減少抖動(dòng)，這種做法的代價(jià)是會(huì )增加濾波器的建立時(shí)間，但這對高速ADC的固定頻率時(shí)鐘來(lái)說(shuō)通常不是問(wèn)題。