千兆采樣ADC確保直接RF變頻
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JESD204B提供了一種通過(guò)較少數據通道高速輸出數據的方法，且不會(huì )出現許多高速LVDS通道面臨的匹配時(shí)序電路板復雜度問(wèn)題。由于通過(guò)JESD204B發(fā)送的數據是經(jīng)過(guò)基于嵌入式時(shí)鐘和控制字符進(jìn)行幀傳輸的，對較少的串行通道數進(jìn)行路由時(shí)，相比LVDS所需的時(shí)序偏斜要求寬松得多(圖2)。因此，無(wú)需花費大量時(shí)間調整系統PCB上每一個(gè)I/O的輸出時(shí)序。
此外，JESD204B提供輔助數據的說(shuō)明性“控制位”，可附加到每一個(gè)模擬樣本后，幫助對下游處理進(jìn)行特征化。通過(guò)這種方式，可對每一個(gè)樣本標記觸發(fā)時(shí)間戳和超范圍條件，以便后端FPGA獲得更多數據對齊及有效性信息。
3 超范圍檢測
調整模擬輸入信號的幅度時(shí)，自適應增益算法很重要，因為飽和ADC輸入實(shí)際上使系統無(wú)力解讀信號。理想情況下，增益適應反饋環(huán)路應當盡可能快。無(wú)論高速ADC輸出是基于LVDS還是采用JESD204B，此數字輸出引入的延遲常常會(huì )因為等待時(shí)間過(guò)長(cháng)而無(wú)法接收飽和數據、檢測問(wèn)題以及響應條件。
針對這個(gè)問(wèn)題，一種解決方案是在ADC內核中使用可變電平比較，并在發(fā)生超范圍條件時(shí)直接發(fā)送一個(gè)即時(shí)輸出標志。這種技術(shù)避免了較長(cháng)的后端輸出級延遲，縮短了放大器的反饋時(shí)間，實(shí)現了更快的自適應增益周期。除了這一“快速超范圍檢測”輸出，可使用JESD204B接口在超范圍樣本上附加報警位，讓下游系統處理就數據作出適當決策。
4 調諧、濾波和抽?。喝绾翁幚頂祿?/strong>
寬帶ADC具有寬帶采樣的優(yōu)勢，但也可能會(huì )提供超過(guò)某些應用需要的數據。對于無(wú)需觀(guān)察大頻譜的高采樣速率系統，數字下變頻(DDC)允許采用子采樣和濾波策略，以便抽取從GSPS ADC輸出的數據量。然后，下游處理便可觀(guān)察到頻譜的較小部分。
在信號鏈上，通常將DDC部署于A(yíng)DC之后。這不僅會(huì )消耗更多的FPGA資源，還要求在A(yíng)DC和FPGA之間以全帶寬進(jìn)行傳輸。 DDC濾波可在A(yíng)DC內部完成，無(wú)需將采樣數據發(fā)送到FPGA進(jìn)行處理，因此僅需總帶寬的八分之一或十六分之一。
配合頻率合成數控振蕩器(NCO)使用時(shí)，可采用精確的分辨率調諧轉換器DDC濾波器在帶內的準確位置。這樣可支持較低的輸出速率，無(wú)需移動(dòng)或處理FGPA中的大量干擾數據。提供兩個(gè)DDC時(shí)，每一個(gè)DDC都有唯一的NCO，它們可以在頻譜范圍內進(jìn)行交替步進(jìn)，以?huà)呙桀A期信號而不丟失可見(jiàn)性。這在某些雷達應用中很常見(jiàn)。
ADI公司的12位、2.5G sample/s ADC AD9625-2.5在寬帶寬范圍內具有超過(guò)–75-dBC的SFDR，噪聲頻譜密度為150 dBFS/Hz(圖3)。ADI的專(zhuān)有技術(shù)可實(shí)現該性能而不產(chǎn)生采樣速率超過(guò)1.5 Gsamples/s的千兆赫ADC中常見(jiàn)的交織偽像。集成寬帶頻率調諧器的可選雙通道抽取下變頻濾波器路徑可觀(guān)察全頻譜帶寬的八分之一或十六分之一，且每一條路徑都有獨立的10位NCO放置分辨率。
AD9625使用最多八條JESD204B輸出接口通道，因而放寬了LVDS對中常見(jiàn)的匹配走線(xiàn)路由所面臨的布線(xiàn)挑戰。此外，設計人員還可充分利用JESD204B的優(yōu)勢，比如低引腳數輸出、諧波幀時(shí)鐘、每個(gè)樣本的控制位信息，以及確定性延遲。
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