基于A(yíng)DC和FPGA脈沖信號測量的設計方案

　　0引言

　　測頻和測脈寬現在有多種方法。通?；贛CU的信號參數測量，由于其MCU工作頻率很低，所以能夠達到的精度也比較低，而基于A(yíng)D10200和 FPGA的時(shí)域測量精度往往可達10 ns，頻率測量精度在100 kHz以?xún)?。適應信號的脈寬范圍在100 ns～1 ms之間；重復周期在0.05～100ms：頻率在0.1 Hz～50 MHz。

　　AD10200是高速采樣芯片，其中內嵌變壓器，因此采樣電路外部不再需要變壓器，使得電路設計更為簡(jiǎn)單；最低采樣速率為105 MSPS，具有3.3 V或者5 V CMOS兼容輸出電平，雙通道12位采樣，補碼形式輸出，每個(gè)通道功耗為0.850W。通?？蓱糜诶走_中頻信號接收機、相位組接收機、通信接收機、 GPS抗干擾接收機等。

　　StratixⅡ是Altera公司的中高端主流產(chǎn)品，該產(chǎn)品采用1.2 V、90 nm、9層信號走線(xiàn)，全銅SRAM工藝制造。StratixⅡ內嵌RAM塊、DSP塊、鎖相環(huán)(PLL)和外部存儲器接口，同時(shí)，StratixⅡ也增加了全新的邏輯結構一自適應邏輯模塊(ALM)，因而增加了動(dòng)態(tài)相位對準(DPA)電路和對新的外部存儲器接口的支持。AD芯片可以穩定工作在100 MHz，FPGA速度可高達幾百MHz，故可保證系統的測量精度。

　　1測量原理

　　1.1時(shí)域測量原理

　　時(shí)域測量包括脈寬(PW)測量和脈沖重復周期(Pri)測量，時(shí)域測量在FPGA中可利用數字化技術(shù)實(shí)現。AD的兩路輸入為兩路正交中頻信號。經(jīng)過(guò)Cordic算法，即幅相解算之后獲得幅度和相位信息，其中利用幅度信息測得時(shí)域參數，其原理圖如圖1所示。

　　當脈沖信號進(jìn)入FPGA后，將首先進(jìn)行門(mén)限判定，以將不規則的脈沖信號進(jìn)行整形并變?yōu)橐巹t的脈沖信號。整形后，在脈沖信號上升沿啟動(dòng)脈寬計數器和重復周期計數器，而在該脈沖信號的下降沿鎖存脈寬計數器并且在下個(gè)脈沖信號上升沿鎖存重復周期計數器；由此即可得到脈寬和重復周期的量化值N和M，然后再通過(guò)工作時(shí)鐘的計算，就可得出脈寬和重復周期。

　　1.2頻域參數測量

　　頻域參數測量可由兩路正交信號所攜帶的相位信息得到。對于輸入正交采樣I、Q兩路序列，則可通過(guò)求反正切得到角度序列 θ(n)=arctg(I(n／Q(n)，但此時(shí)得到的角度序列是周期性分布在(0，2π)之間的，因此需對此角度進(jìn)行解模糊，可將角度序列解為遞增直線(xiàn)，然后按照如下公式進(jìn)行解模糊，并得到新的角度序列φ(n)：

　　通過(guò)以上公式可以準確計算出脈內信號頻率，從而達到測頻的目的。